Розробка одноплатного мікроконтролера

РефератДопомога в написанніДізнатися вартістьмоєї роботи

Розробка одноплатного мікроконтролера (реферат, курсова, диплом, контрольна)

року міністерство освіти Російської Федерации.

Северокавказский Державний Технічний Университет.

Кафедра електроніки і микроэлектроники.

Курсова работа.

По дисципліни :

Виконав: студент курса.

групи УПЭ-991.

Козидубов Є. Н.

Прийняв: Якушев В.М.

Ставрополь 2001.

ТЕХНІЧНЕ ЗАДАНИЕ.

На виконання курсової роботи з тему «Розробка одноплатного микроконтроллера «.

Микропроцессор … до 1810 вм 88 Поставлене обсяг РПЗУ (кбайт) … 64 Поставлене обсяг ОЗУ (кбайт) … 8 Паралельный порт вводавывода … ВВ55 Включення порту вводавывода як … зовнішнє пристрій Режим роботи максимальный.

Запровадження ____________________________________________________ 1. Розробка структурної схеми микроконтроллера _______________ 1. Короткий опис мікропроцесорної системи _________________ 2. Опис структурної схеми микроконтроллера _________________ 3. Попередній вибір елементної бази _______________________.

2. Розробка принципової схеми микроконтроллера ___________ 2.1 Розробка процесорного модуля _____________________________ 2.2 Організація пам’яті микроконтроллера ________________________ 2.3 Організація паралельного порту ввода/вывода _________________ 2.4 Розробка схеми дешифратора адреси пам’яті __________________ Укладання____________________________________________________ Список літератури _____________________________________________.

У цьому роботі розглядатимуть одне із варіантів побудови микроконтроллера з урахуванням мікропроцесора 8088. З метою закркпления знань пиобретенных на лекціях і придбання навичок розробки мікропроцесорних систем.

Розроблюване пристрій є контроллером (блок місцевого управління) він необхідний управління пристроями введення виведення інформації, первинного обробки информации.

Може застосовується для запуску електричних двигунів, управління випрямними вентелями та його групами, электромеханическими перемикачами, ухвалювати й осушествлять первинну обробку даних від інформаційних датчиков.

У обшем такий контролер може застосовуватися у різноманітних галузях науку й техніки і навіть у сфері розваги, за спільної його використанні з персональними ЕОМ і неї тоже.

1.Разработка структурної схеми микроконтроллера.

1.1Краткое опис мікропроцесорної системы.

На малюнку 1. Приведина структурна схема повної мікропроцесорної системи (микроконтроллер), що містить сам мікропроцесор, устроуства зберігання інформації блоки пам’яті і пристрій зв’язку системи з зовнішніми учасниками (УВВ-устройство вводавывода). Зовнішнє управління микро-ЭВМ стає можливим і за помоши системного розняття (СВ) але з іншим правилам на відміну порту вводавывода, що розширює можливості контролера, з її допомогою може осуществлятся зв’язку з шинами базової ЭВМ (например шини ISA, PCI, найпоширеніших нині персональних комп’ютерів типу IBM).Также цей розняття можна використовувати при налагодженні роботи мікропроцесорної системи в целом.

У системі присутні три шини (управління, адреси, даних), вони представляють з себе провідні линии (проводники) що з'єднують між собою складові всієї системи. Шини мають розрядність (4,8-разрядная, 16,32) тобто відповідно (4,8-проводников в линии, 16,32 и.т.д).Разрядность шини може залежати від продуктивності системи. Багато інформації велика шина.

Шина даних — служет передачі даних идуших з пам’яті чи УВВ до процесору або з процесора на згадку про тобто вона двунаправленная.(8,16- разрядов).

Шина адреси — використовується для вказівки адреси осередків пам’яті чи портів вводавывода, її розрядність залежить переважно від потреби розміру пам’яті (8-разрядов 256 байт, 16-раз. 64кбайт, 20-разрядов 1мбайт, тощо).

Шина управління — передає інформацію УВВ чи пам’яті про готовність мікропроцесора виконати пересилку даних. По керуючої шині передаються і сигнали що дозволяють УВВ чи пам’яті обращатся до процесору з запитами. Розрядність цієї шини залежить переважно від типу використовуваного процесора і кількість його управляючих (використовуваних) сигналов.(не менш 5 — розрядів).

З схеми видно що ініціювала дій виконуваних системою є мікропроцесор який відпрацьовує сигнали управління видає їх у шину управління. Нею вони подаються на устрою пам’яті і УВВ, також процесором задається адресу обраної осередки пам’яті він подається на шину адреси — й на адресні входи мікросхем пам’яті, по шене даних інформація іде у процесор або з него.

2. Опис структурної схеми микроконтроллера.

Розглянемо роботу микроконтроллера з урахуванням схеми електричної структурної, показаної малюнку 2.

Микроконтроллер складається з таких узлов:

. мікропроцесорний ядро з урахуванням 8088-го мікропроцесора, схеми формування сигналів управления (контроллер системної шини в максимальному режимі роботи), зовнішнього тактового генератора, регистры шини адреси — й буфера шини данных;

. пам’яті програм ПЗУ, обсягом 64 Кбайта;

. ОЗУ, обсягом 8 Кбайт ;

. дешифратор адреса;

. устрою вводавывода (паралельний інтерфейс) ;

Схема формування сигналів управління формує 4 инвертированных сигналу IOWR (зовнішнє пристрій запис), IORD (внешнее пристрій чтение), MEMR (пам'ять читання), MEMW (пам'ять .).У максимальному режимі (МР) робота процесора можливе тільки з системним контроллероим К1810ВГ88 (i8288) що формує необхідні сигнали управління. Тактовий генератор виробляє синхронизирующие імпульси тактовою частоти, які дозволяють синхронізувати роботу ЕОМ та інших вузлів микроконтроллера, наприклад системний контролер під час роботи процесора в МР чи інших мікропроцесорів якщо система много-процессорная. Регістри адреси призначені для фіксації старшій і молодшій частини адреси. Буфер шини даних виконує посилення сигналу даних у двох правлениях.

ОЗУ для тимчасового зберігання даних, програми що у ПЗУ.

Порт ввода/вывода є двунаправленный буфер із трьома станами, і призначений для побайтного введення, виведення чи ввода/вывода информации.

3. Попередній вибір елементної базы.

До сформування схеми електричної принципової микроконтроллера в курсовому проекті використовуються інтегральні мікросхеми серій К1810, К1533, КР573, К537, КР580. Серія К1810 представлена мікросхемою 1810ВМ88(I8088). Це 16-битный процесор з 8-битовой шиною даних. Мікропроцесори 8088 і 8086 мають однакову архітектуру відмінності перебувають у зміні розрядності шини даних. Умовно графічне позначення (УГО) наведено малюнку 3. Процес виконання будь-який команди у МП складається з наступних этапов:

1.Извлечение коду команди, і операндов (якщо це потрібно) з памяти.

2.Выполнение команды.

3.Запись результату (якщо це вимагатиме команда).

Зазвичай, цих етапів виконуються послідовно, що зумовлює тимчасової недогрузки магістралей мікро ЕОМ. У МП процес виконання, що з техже етапів, виконується у двох роздільних процессорных блоках EU і BUI і може бути паралельно. До функцій блоку BUI входить вилучення з пам’яті коду команди, і їх операндов, а функції блоку EU безпосереднє виконання команд. за рахунок паралельной роботи блоків зростає швидкодія МП БІС і магістралі мікро ЕОМ використовуються більш эффективно.

Структурна схема приведина малюнку 4. Блок виконання команд має 16-разрядный АЛУ з регістром станів і прапором управління, і навіть регістри загального призначення. Усі регістри та внутрішні магістралі блоку 16- розрядні. Блок немає зв’язки України із зовнішніми магістралями. На АЛУ надходять коди команд з конвеєра команд що за BIU. Якщо результаті дешифрации коду команди у АЛУ необхідно отримання однієї чи кількох операндов за зовнішніми сталевих магістралях МП БІС, то EU затребувана BIU на здобуття влади та розміщення необхідних даних в BIU. Попри те що що це адреси із якими оперує EU, 16-разрядные, BIU перетворює так, щоб матимуть можливість адресуватися до всього можливого адресне простору (1 Мбайт) мікропроцесорної ссистемы.

Блок поєднання з магістралями BIU виготовляє дедалі пересилки даних і кодів для EU. Пересилання між МП БІС і пам’яттю чи зовнішніми пристроями здійснюється за вимозі EU. Тоді як EU зайнятий виконанням команд, блок BIU отримує наступні у програмі коди команд з пам’яті і зберігає в конвеере команд. Конвеер може містити до шести (8086) і чотирьох (8088) кодів команд і выдовать в EU за необхідності без завантаження зовнішніх магістралей. Коди команд подаються у EU послідовно, оскільки вони записані у програмі. Якщо EU виконує команду передачі управління, деінде програми, то BIU очишает конвеєр команд, отримує код команди з нового адреси, передає їх у BIU й починає заповнювати конвеєр наново Якщо EU вимагає обрашения до пам’яті чи зовнішньому влаштуванню, то BIU призупиняє процес одержання команд в конвеєр і організує необхідний цикл обміну данными.

Призначення висновків в максимальному режимі роботи 1810ВМ88:

Таблиця 1. |Про |Висновок№ |Направл|Назначение | |означение | |ение | | |AD0-AD7 |9−16 |IO |Шина адресданные двунаправленная | |A15-A8 |2−8. 39 |O |Шана адреси 8−15 розряди | |A19-A16 |35−38 |O |Адреса 16−19 розряди | |RD |32 |O |Строб читання даних із пам’яті чи ПУ | |READY |22 |I |Сигнал готовності ПУ чи пам’яті до | | | | |обміну даними. Якщо ПУ чи пам’ять | | | | |видає БІС READY=0, то мікропроцесор | | | | |перетворюється на режим очікування який | | | | |буде триває до приходу READY=1 | |INTR |18 |I |Вхід замаскованого переривання | |TEST |29 |I |Вхід програмной перевірки готовності | | | | |влаштування у системі. Використовується | | | | |що з командою очікування WAIT. | | | | |Виконуючи цю команду БІС перевіряє | | | | |рівень сигналу на вході «тест». Якщо | | | | |TEST=0, то МП БІС переходить до | | | | |виконання наступній усе своєю чергою | | | | |команди. Якщо TEST=1 то БІС вводить | | | | |вільні такти Т1 і періодично з | | | | |інтервалом 5 Т перевіряє значення | | | | |сигналу TEST. | |NMI |17 |I |Вхід не замаскованого переривання | |RESET |21 |I |Сигнал початковій установки | |CLK |19 |I |Вхід синхронізації від зовнішнього | | | | |генератора. Периуд синхронізації | | | | |200−500 нс (ті f= 2−5 МГц) | |Vcc |40 | |Що Живить напруга +5 В | |GND | | |Земля | |MNMX | | |Режим роботи минимальный (1) | | | | |максимальный (0) | |LOCK |29 |O |Блокування шини. Сигнал цьому | | | | |виході інформує устрою системи | | | | |що вони повинні пытатся | | | | |вимагати шину | |QS1 |24 |O |Сигнал идентефицирующий стан | | | | |внутрішньої чотирьох байтовой черги | | | | |команд мікропроцесора | |QS0 |25 |O |Сигнал идентефицирующий стан | | | | |внутрішньої чотирьох байтовой черги | | | | |команд мікропроцесора | |S1 |27 |O |Сигнал стану мікропроцесора | |S0 |26 |O |Сигнал стану мікропроцесора | |S2 |28 |O |Сигнал стану мікропроцесора | |RQ/GT0 |30 |O |Дві однакові лінії передачі | |RQ/GT1 |31 |O |імпульсних сигналів запиту | | | | |підтвердження доступу до локальної | | | | |шине (каналу). | |HIGH |34 |- |Завжди «1» в максимальному режимі |.

Мікропроцесор випускається в 40-выводном корпусе.

Сигнали мікропроцесора S1 S2 S3 надають інформації про типі циклу шини мікропроцесора. сигнали стану подаються на контролер шини, який дешифрирует їх і формує розширений набір управляючих сигналів. (см.таблицу).

|S1 |S2 |S3 |Тип циклу шини | |0 |0 |0 |Підтвердження переривання | |0 |0 |1 |Читання ПУ | |0 |1 |0 |Запис ПУ | |0 |1 |1 |Громовідвід | |1 |0 |0 |Вибірка команди | |1 |0 |1 |Читання ЗУ | |1 |1 |0 |Запис ЗУ | |1 |1 |1 |Циклу шини немає |.

QS0 QS1 Сигнал идентефицирующий стан внутрішньої чотирьох байтовой черги команд мікропроцесора, чи діє у перебігу такту синхронізації після здійснення операції над очередью.

|QS0 |QS1 |Операції над чергою | |0 |0 |Операції немає, у тому такті небуло | | | |вибірки з черги | |0 |1 |З черги обраний перший байт команди | |1 |0 |Черга порожня у виконання | | | |команди передачі управління | |1 |1 |З черги обраний наступний байт | | | |команди |.

Робота мікропроцесора 8088 в максимальному режимі багато в чому аналогічна роботі у мінімальному проте змінюється значення 8 управляючих сигналів також процесора неможлива без контролера системної шини i8288 (К1810ВГ88). Умовно графічне позначення наведено малюнку. Структурна схема приведено малюнку Призначення висновків контролера дано в таблице.

Тактирование роботи МП БІС (к1810ВМ88) осушествляет генератор тактових імпульсів к1810ГФ84 (i8284) генератор включає схеми формування тактових імпульсів (OSK, CLK, PCLK), сигналу скидання (RESET), і сигналу готовності (READY). Умовно графічне позначення показано малюнку 6.

У описуваному контролері також застосовуються мікросхеми серії К1533, це ригистры шини адреси ИР22, буфер 1533АП6.

[pic] посилює сигнали шину даних, логічні прості 1533ЛЛ1 і ЛЕ1 а також дешифратор адреси выполненый на 1533ИД7.

Ригистры шини адреси 1533ИР22 призначені для зберігання адреси встановленого мікропроцесором, по управляючому сигналу ALE він з’являється кожен машинний цикл. Условнографическое позначення наведено малюнку 7.

Мікросхема 1533АП6 восьмиканальный двунаправленный шинний формирователь призначений посилення за проектною потужністю сигналів шини даних під час читання і запис, показаний малюнку 8.

Мікросхема 555ЛЛ1 — 4 логічних елемента 2ИЛИ варта формування сигналів шини управління показано малюнку 9.

Мікросхема 1533ЛЕ1 — 4 логічних елемента 2ИЛИ-НЕ варта формування сигналів шини управління і дешифратора адреси показано на малюнку 10.

Мікросхема 1533ИД7- двоїчний дешифратор на восем напрямів використаний дешифрации адреси — й вибору відповідної микрасхемы пам’яті. На малюнку 11 токазано умовно графеческое обознечение.

Адаптер паралельного інтерфейсу побудований на ІМС КР580ВВ55А, який забезпечує стробированный і нестробированный ввод/вывод інформації з паралельним каналами зв’язку, збір даних із зовнішніх вимірювальних пристроїв і (чи) управління виконавчими устройствами.

Мікросхема КР580ВВ55А — програмована пристрій ввода/вывода паралельної інформації, застосовується у ролі елемента ввода/вывода загального призначення, сопрягающего різні типи периферійних пристроїв з магістраллю даних систем обробки інформації. Умовне графічне позначення мікросхеми наведено на рис. 12. Призначення висновків наведено в таблиці 2.

Обмін інформацією між магістраллю даних систем і мікросхемою КР560ВВ55А здійснюється через 8-разрядный двунаправленный трехстабильный канал даних (D). Для зв’язки Польщі з периферійними пристроями використовуються 24 лінії вводам/вывода, згруповані у трьох 8-разрядых каналу ВА, ВР, ЗС, напрям передачі, і режими чиїх робіт визначаються програмним способом.

Пам’ять програм зберігається у постійному запоминающем устрої ПЗУ выполненом на ІМС К573РФ8 є багаторазове програмована ПЗУ, виконане по ЛИЗМОП технології. Стирання записаній інформації проводиться за допомогою ультрафіолетового опромінення. Ємність ІМС 573РФ8 становить 32К*8 біт. Умовне графічне позначення мікросхеми наведено на рис. 13.

Проміжні значення обчислень зберігаються у оперативному запоминающем устрої (ОЗУ) побудованому на мікросхемі К537РУ17 8К*8 біт. Позначення мікросхеми наведено на рис. 14.

Мікросхеми цієї серії представляють з себе ОЗУ статичного типу тобто. кожен елемент пам’яті виконано на тригерах. Мікросхема виконано на МОП транзисторах.

У пристроях пам’яті цих мікросхемах зниження споживаної мощьности слід предусматреть можливість автоматичного переключення джерело із меншим напругою для зберігання інформації досить 2,2 вольта. Також може бути передбачений додаткове джерело харчування для забезпечення автономної роботи блоку пам’яті при випадковому відключенні питания.

2.Разработка принципової схеми микроконтроллера.

2.1 Розробка процесорного модуля.

Мікропроцесорний ядро (процесорний модуль, ЛМ) найважливіша частина микроконтроллера. Для побудови процесорного ядра передусім вирішують завдання тактирования МП залишилася в 8088 роблять з допомогою тактового генератора к1810ГФ4. Крім цього потрібні зробити демультиплексирование магістралі адрес-данные процес формування шини управління у максимальному режимі з допомогою контролера системної шины.

На малюнку 15 показано схема синхронізації роботи процесора і скидання. Сигнали синхронізації формуються з коливань оснавной частоти кварцевого резонатора ZQ1, підключеного до входам Х1, Х2, мікросхеми, через конденсатор C1 ємністю 3…10 пф. Частота роботи процесора 5мгц [pic] частота кварцевого резонатора = 3F*fраб МП (під час використання к1810ГФ4). Сигнал готовності формується за наявності на вході хотябы однієї з REY1 чи 2. Ко входу RES підключена час задающая RC ланцюжок яка формує тривалість сигналу скидання R=510 кОм, C=1 мКф (мінімальна тривалість сигналу скидання 50мкс).

Максимальний режим роботи призначений до роботи ЦП з кількома МП чи співпроцесором при цьому на вхід мікропроцесора MNMX подається значення логічного (1). Організація буферизации шини показано малюнку 16. Регістри DD 4, DD 5, DD 6, запам’ятовують адресу встановлений мікропроцесором по приходу сигналу ALE (строб адреси), на вхід «строб (STB)» кожного з регістрів дивися малюнок 17 «Тимчасові діаграми роботи процесора». Адреса встановлюється у першому циклі Т1 (виділено див. рис) й тепло зберігається до канца цикла.

. pic].

Буферний підсилювач DD7 посилює сигнали шини даних у двох напрямах це треба задля забезпечення нормальної роботи процесора (з за нагрузочной здібності входів МП). Буферний підсилювач управляється стробом даних (DEN) МП (контролер системної шини DD12 в максимальному режимі роботи МП), який на вхід OE мікросхеми DD7 у кожному машинному циклі см.(рис 18) і сигналом визначальним напрям передачі (DTR) він подається на вхід T.

Шина управління формується з допомогою мікросхеми DD12. Блок управління працює за таблиці истиности (мінімальний режим таблиця 3). І за таблицею в максимальному з помошью контролера системної шины Таблица 3. Алгоритм робота схеми управління |RD |WR |MIO |MEMR |MEMWR |IOR |IOWR | |1 |1 |1 |1 |1 |1 |1 | |0 |1 |1 |0 |1 |1 |1 | |1 |0 |1 |1 |0 |1 |1 | |0 |1 |0 |1 |1 |0 |1 | |1 |0 |0 |1 |1 |1 |0 |.

Таблица декодування сигналів управління системного контролера. |S1 |S2 |S3 |Сигнал |Тип циклу шини | | | | |управління | | |0 |0 |0 |INTA |Підтвердження переривання | |0 |0 |1 |IORC |Читання ПУ | |0 |1 |0 |IOWC, AIOWC |Запис ПУ | |0 |1 |1 |———- |Громовідвід | |1 |0 |0 |MRDC |Вибірка команди | |1 |0 |1 |MRDC |Читання ЗУ | |1 |1 |0 |MWTC, AMWC |Запис ЗУ | |1 |1 |1 |———- |Циклу шини немає |.

2.2 Організація пам’яті микроконтроллера.

Пам’ять микрокантроллера організована відповідність до технічним завданням. ПЗУ-64 кбайт ОЗУ-8 кбайт. На малюнку 19 приведено карта пам’яті микрокантроллера. Схема блоку пам’яті приведено малюнку 20.

В блоці на мікросхемах DD8 DD9 побудовано постійне запам’ятовуючий пристрій але в DD10 побудовано ОЗУ статичного типу кожна микрохема підключена до дешифратору адреси на ПЗУ приходять сигнали читання з шини управління. ОЗУ поводиться з допомогою 3 сигналів; дешифратор адреси, читання і запис шини управління. [pic].

2.3 Організація паралельного порту ввода/вывода.

[pic].

На малюнку 21 приведено схема паралельного порту вводавывода на мікросхемі DD11. Сигнали читання і запис підключаються до шині управління до виходам читання з ПУ і запис в ПУ відповідно, сигнал скидання підключається до лінії RESET формованої мікросхемою DD1, адресні входи підключаються відповідно до шині адреси А0, А1.

4. Розробка схеми дешифратора адреси памяти.

Дешифратор адреси виконує функції включателя і вимикача відповідних даному адресою мікросхем пам’яті блоку пам’яті схема приведено на малюнку 22. Дешифратор формує 3 сигналу CS1,2,3 відповідно (ПЗУ ПЗУ ОЗУ) См. также карту пам’яті і таблицю двоичные і десяткові числам таблиця 4.

Таблиця 4 |HEX |BIN | | |19|18|17|16|15|14|13|12|11|10|9 |8 |7 |6 |5 |4 |3 |2 |1 |0 | |7FFFh |0 |0 |0 |0 |0 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 | |FFFFh |0 |0 |0 |0 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 | |11FFFh |0 |0 |0 |1 |0 |0 |0 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |1 |.

[pic].

Заключение

По одержаному завданням було розроблено устроуство закріплені знання роботи з мікропроцесорами і отримано дуже корисний досвід розробки подібних устройств.

1. Хвощ С. Т. та інших. Мікропроцесори і микроЭВМ в системах автоматичного управління: Довідник. — Л.: Машинобудування, 1987. — 640 з. 2. Щелкунов М. М. Мікропроцесорні кошти й системи — М.: Радіо і зв’язок. 1989 р. 3. Микропроцессорный комплект К1810: Структура, програмування, Застосування. /Ю М. Казаринов та інших. — М.: Вищу школу, 1990.

6. Петровський І.І. та інших. Логічні ІВ До 1533, До 1554: Довідник / У частинах. — М.: ТОВ «БІНОМ », 1993. 7. Лебедєв О.Н. Мікросхеми пам’яті та їх застосування. — М.: Радіо і зв’язок, 1990. -303 с.

———————————- микропроцессор Блок пам’яті 1.

ПЗУ Блок пам’яті 2.

ОЗУ Устройство вводавывода информации.

Шина адреса.

Шина данных.

Шина управления.

ВУ.

СР.

Малюнок 1. Структурна схема микроконтроллера.

ША ШД 20 8.

дешифратор адреса.

1533ид7.

адресу 2.

увв.

580вв55.

адрес.

данные.

управление.

Блок памяти.

ПЗУ 64 кбайт.

573рф8 (2*32кб).

пзу1 шини адрес.

данные.

управление.

пзу2 шини адрес.

данные.

управление.

озу 8 кбайт.

537ру17.

шини адрес.

данные.

управление.

Мікропроцесорний ядро.

шини адрес.

данные.

управление.

D0-D7.

A0-A7.

ST3-ST7.

A16-A19.

Рисунок 18. Діаграми роботи мікропроцесора в циклах читання і запис даних із памяти.

T1 T2 T3 T4.

D0-D7.

A0-A7.

ST3-ST7.

A16-A19.

Рисунок 17. Діаграми роботи мікропроцесора як встановлення адреса.

T1 T2 T3 T4.

AD0-AD7.

A16-A19.

A15-A8.

ALE.

MIO.

CLK.

Рисунок 2. Структурна схема.

Малюнок 14.

OE.

WR.

CS.

A0.

A1.

A2.

A3.

A4.

A5.

A6.

A7.

A8.

A9.

A10.

A11.

A12.

CS2.

D0.

D1.

D2.

D3.

D4.

D5.

D6.

D7.

RAM.

Малюнок 13.

OE.

CS.

A0.

A1.

A2.

A3.

A4.

A5.

A6.

A7.

A8.

A9.

A10.

A11.

A12.

A13.

A14.

D0.

D1.

D2.

D3.

D4.

D5.

D6.

D7.

ROM.

Таблица 2.

Малюнок 12.

PPI.

RESET.

WR.

CS.

RD.

MAX.

QS0.

St.

S0.

LOCK.

S2.

AEN1.

X1.

X2.

F/.

RDY1.

RDY2.

RESET.

CLK.

READY.

RESET.

D0.

D1.

D2.

D3.

D4.

D5.

D6.

D7.

RG.

Малюнок 2. Структурна схема микроконтроллера.

D0.

D1.

D2.

D3.

D4.

D5.

D6.

D7.

A0.

A1.

A2.

A3.

A4.

A5.

A6.

A7.

B0.

B1.

B2.

B3.

B4.

B5.

B6.

B7.

C0.

C1.

C2.

C3.

C4.

C5.

C6.

C7.

Характеристики ИМС:

Рпотр= 680 мВт: tвыбор= 110 нс.

6 4 5.

1 2 3.

Рисунок 11.

V3.

V2.

V1.

[pic].

Q0.

Q1.

Q2.

Q3.

Q4.

Q5.

Q6.

Q7.

DC.

3,6,8,11.

1,4,9,12.

2,5,10,13.

Малюнок 9.

1,4,10,13.

3,6,8,11.

2,5,9,12.

Малюнок 10.

Малюнок 8.

OE.

AD0.

AD1.

AD2.

AD3.

AD4.

AD5.

AD6.

AD7.

D0.

D1.

D2.

D3.

D4.

D5.

D6.

D7.

BD.

A0.

A1.

RESET.

Рисунок 7.

OE.

D0.

D1.

D2.

D3.

D4.

D5.

D6.

D7.

STB.

Рисунок 6.

AEN2.

MAX.

HIGH.

QS1.

RQ/GT0.

RQ/GT1.

Рисунок. 3.

16 15 14 13 12 11 10 9.

8 7 6 5 4 3 2 39.

38 37 36 35.

1,20.

WR.

INTA.

TEST.

SS0.

MX.

IO.

DEN.

RD.

CPU i8088.

AD0-AD7.

A16-A19.

A15-A8.

ALE.

QS0,QS1.

CLK.

RD.

DTR.

AD0-AD7.

DEN.

AMWC.

AIOWC.

ST3-ST7.

A16-A19.

D0-D7.

A0-A7.

A16-A19.

MWTC.

IOWTC.

ПЗУ1(32кб).

DD8.

ПЗУ2(32кб).

DD9.

ОЗУ (8К).

DD9.

Не используется.

0000h.

7FFFh.

FFFFh.

12000h.

FFFFFh.

Напрям з процесора в шину данных.

RD, DTR- (T DD7).

WR.

A16-A19.

D0-D7.

A0-A7.

ST3-ST7.

A16-A19.

DEN-(OE DD7).

AD0-AD7.

Рисунок 23. Діаграми роботи буферного підсилювача DD7.

Напрям з шини даних в процессор

DEN-(OE DD7).

DTR- (T DD7).

RD.

D0-D7.

A0-A7.

ST3-ST7.

A16-A19.

AD0-AD7.

A16-A19.

A15-A8.

Дані на буфері DD7.

A0-A7.

A15-A8.

A16-A19.

Адреса встановлений і сохранен.

DD 6.

Адреса встановлений і сохранен.

DD 5.

Адреса встановлений і сохранен.

DD 4.

D0-D7.

A0-A7.

ST3-ST7.

A16-A19.

AD0-AD7.

A16-A19.

A15-A8.

ALE.

CLK.

Рисунок 23. Діаграми роботи регістрів DD4, DD5,DD6.

CLK.

READY.

RESET.

NMI.

INTR.

??? ???†††???†???

???

MN/.

INTA.

HOLD.

HOLDA.

GDN.

Vcc.

AD0.

AD1.

AD2.

AD3.

AD4.

AD5.

AD6.

AD7.

A8.

A9.

A10.

A11.

A12.

A13.

A14.

A15.

A16S3.

A17S4.

A18S5.

A19S6.

ALE.

DT/.

M/.

S0.

S2.

S1.

AEN.

DT/R.

PDEN.

INTA.

AIOWC.

IOWC.

IORC.

AMWTC.

MWTC.

MRDC.

Рисунок.

CLK.

IOB.

CEN.

DEN.

ALE.

MCE.

CB.

Дешифратор состояния.

Генератор командних сигналов Устройство управления.

Генератор сигналів управления.

S0.

S1.

S2.

CLK AEN CEN IOB.

Рисунок .Структурна схема системного контроллера.

DT/R.

PDEN.

INTA.

AIOWC.

IOWC.

IORC.

AMWTC.

MWTC.

MRDC.

DEN.

ALE.

MCE.

MRDC IORC.

ST0-ST1.

Показати весь текст

Заповнити форму поточною роботою