Особенности архітектури PA-RISK компанії Hewlett-Packard

| | | | |ХАРАКТЕРИСТИКА ІСНУЮЧИХ АРХІТЕКТУР | | | |1.1 Основна особливість CISC і RISC архітектур | |Двома основними архітектурами набору команд, використовуваними комп’ютерної | |промисловістю на сучасному розвитку обчислювальної техніки (в | |відповідність до [2]) є архітектури CISC і RISC. Основоположником | |CISC-архитектуры вважатимуться компанію IBM з її базової архітектурою /360, | |ядро якої використовується з 1964 року й сягнуло нашого часу, наприклад, в | |сучасних мейнфреймах як IBM ES/9000.Лидером з розробки мікропроцесорів з| |повний набір команд (CISC — Complete Instruction Set Computer) вважається | |компанія Intel зі своїми серією x86 і Pentium. Ця архітектура є | |практичним стандартом на ринку мікрокомп'ютерів. Для CISC-процессоров | |характерно: порівняно мало регістрів загального призначення; велике | |кількість машинних команд, деякі з них завантажені семантично | |аналогічно операторам высокоуровневых мов програмування і виконуються за | |багато тактів; дуже багато методів адресації; дуже багато форматів| |команд різної розрядності; переважання двухадресного формату команд; | |наявність команд обробки типу регистр-память. | |Основою архітектури сучасних робочих станцій та серверів є архітектура| |комп'ютера зі скороченою набором команд (RISC — Reduced Instruction Set | |Computer). Зачатки цієї архітектури йдуть своїм корінням до комп’ютерів | |CDC6600, розробники яких (Торнтон, Крэй та інших.) усвідомили важливість спрощення| |набору команд для побудови швидких обчислювальних машин. Цю традицію | |спрощення архітектури З. Крэй успішно застосував під час створення широковідомою | |серії суперкомп’ютерів компанії Cray Research. Проте остаточно поняття RISC| |в сучасному розумінні сформувалося з урахуванням трьох дослідницьких | |проектів комп’ютерів: процесора 801 компанії IBM, процесора RISC університету| |Берклі і процесора MIPS Стенфордського університету. | |Серед інших особливостей RISC-архитектур треба сказати наявність досить | |великого регистрового файла (в типових RISC-процессорах реалізуються 32 чи | |більше регістрів проти 8 — 16 регістрами в CISC-архитектурах), | |що дозволяє більшого обсягу даних зберігатися в регістрах на процессорном | |кристалі більше часу і спрощує роботу компілятора з розподілу | |регістрів під перемінні. | | | | | | | |Лис| | | | | | |**** 7.0915.01.08 ПЗКП |т | | | | | | | | | |И|Ли|№ докум.|Подп. |Дат| | | |з|ст| | |а | | | |м| | | | | | |.

| | |Для обробки, зазвичай, використовуються трехадресные команди, крім | |спрощення дешифрации дає можливість зберігати більше змінних в | |регістрах і їх наступної перезавантаження. | |Розвиток архітектури RISC значною мірою визначалося прогресом в | |галузі створення які оптимізують компіляторів. Саме сучасна техніка | |компіляції дозволяє змогли ефективно використати переваги більшого регистрового| |файла, конвеєрної організації та більшої швидкості виконання команд. | |Сучасні компілятори використовують також переваги інший оптимизационной | |техніки підвищення продуктивності, зазвичай застосовується у процесорах | |RISC: реалізацію затриманих переходів і суперскалярной обробки, що дозволяє | |до одного і хоча б час видавати виконання кілька команд. | |Слід зазначити, що у останніх розробках компанії Intel (маю на увазі | |Pentium і Pentium Pro), і навіть її последователей-конкурентов (AMD R5, Cyrix | |M1, NexGen Nx586 та інших.) широко використовуються ідеї, реалізовані | |RISC-микропроцессорах, отже багато різницю між CISC і RISC стираються. | |Проте складність архітектури та системи команд x86 залишається головне | |чинником, які обмежують продуктивність процесорів її основі. | | | | | | | |Лис| | | | | | |**** 7.0915.01.08 ПЗКП |т | | | | | | | | | |И|Ли|№ докум.|Подп. |Дат| | | |з|ст| | |а | | | |м| | | | | | |.

| | | | |Переваги й недоліки архітектури PA-RISC | |компанії Hewlett Packard | | | |Основою розробки сучасних виробів Hewlett-Packard є архітектура | |PA-RISC. Її розробили компанією в 1986 року і відтоді пройшла | |кілька стадій свого розвитку завдяки успіхам інтегральної технології від | |многокристального до однокристального виконання. У вересні 1992 роки компанія| |Hewlett-Packard оголосила з приводу створення свого суперскалярного процесора PA-7100, | |що з того часу стала основою побудови сімейства робочих станцій HP 9000 | |Series 700 і сімейства бизнес-серверов HP 9000 Series 800. Нині | |є 33-, 50- і 99 МГц реалізації кристала PA-7100. З іншого боку випущені | |модифіковані, поліпшені багатьма суттєвими параметрами кристали PA-7100LC з | |тактовою частотою 64, 80 і 100 МГц, і PA-7150 з тактовою частотою 125 МГц, а | |також PA-7200 з тактовою частотою 90 і 100 МГц. Компанія активно розробляє | |процесор нового покоління ще HP 8000, які працюватиме з тактовою | |частотою 200 МГц забезпечуватиме рівень 360 одиниць SPECint92 і 550 одиниць | |SPECfp92. Поява цього кристала повинна відбутися на 1996 року. З іншого боку, | |Hewlett-Packard спільно з Intel планують створити новий процесор з | |довжелезним командним словом (VLIW-архитектура), який сумісний як | |із родиною Intel x86, і сімейством PA-RISC. Випуск цього процесора | |планують 1998 рік. | | | |1.3 Характеристика процесорів з урахуванням архітектури PA-RISC | | | |1.3.1 Характеристика й особливо процесора PA 7100 | | | |Особливістю архітектури PA-RISC є внекристальная реалізація кешу, що | |дозволяє реалізувати різні обсяги кеш-пам'яті і оптимізувати конструкцію | |залежно та умовами застосування (малюнок 1.3.1). Збереження команд і передачею даних | |ввозяться роздільних кэшах, причому процесор сполучається з ними | |допомогою високошвидкісних 64-битовых шин. Кеш-пам'ять реалізується на | |високошвидкісних кристалах статичної пам’яті (SRAM), синхронізація яких | |реєструють безпосередньо на тактовою частоті процесора. При тактовою | |частоті 100 МГц кожен кеш має смугу пропускання 800 Мбайт/с і під час | |операцій зчитування і 400 Мбайт/с і під час операцій записи. | |Мікропроцесор апаратно підтримує різний обсяг кеш-пам'яті: кеш команд | |може мати обсяг від 4 Кбайт до 1 Мбайт, кеш даних — від 4 Кбайт до 2 Мбайт. | | | | | | | |Лис| | | | | | |**** 7.0915.01.08 ПЗКП |т | | | | | | | | | |И|Ли|№ докум.|Подп. |Дат| | | |з|ст| | |а | | | |м| | | | | | |.

| | | | |Щоб знизити коефіцієнт промахів застосовується механізм хеширования адреси. У | |обох кэшах підвищення надійності застосовуються додаткові контрольні | |розряди, причому помилки кешу команд коригуються апаратними засобами. | | | |[pic] | | | | | |рис.1.3.1 Блок-схема процесора PA 7100 | | | |Процесор приєднується до пам’яті і підсистемі ввода/вывода у вигляді | |синхронної шини. Процесор може працювати із трьома різними відносинами | |внутрішньої і до зовнішньої тактовою частоти залежно від частоти зовнішньої шини: | |1:1, 3:2 і 2:1. Це дозволяє вживати в системах різні за швидкості | |мікросхеми пам’яті. | |Конструктивно на кристалі PA-7100 розміщені: целочисленный процесор, | |процесор в обробці чисел з плаваючою точкою, пристрій управління кэшем, | |уніфікований буфер TLB, пристрій управління, і навіть ряд интерфейсных | |схем. Целочисленный процесор включає АЛУ, пристрій зсуву, акумулятор команд | |переходу, схеми перевірки кодів умов, схеми обходу, універсальний регистровый| |файл, регістри | | | | | | | |Лис| | | | | | |**** 7.0915.01.08 ПЗКП |т | | | | | | | | | |И|Ли|№ докум.|Подп. |Дат| | | |з|ст| | |а | | | |м| | | | | | |.

| | | | |управління і регістри адресного конвеєра. Пристрій управління кэш-памятью | |містить регістри, щоб забезпечити перезавантаження кеш-пам'яті у разі виникнення | |промахів контроль когерентного стану пам’яті. Це пристрій містить | |також адресні регістри сегментів, буфер перетворення адреси TLB і апаратуру| |хеширования, управляючу перезавантаженням TLB. До складу процесора плаваючою точки| |входять пристрій множення, арифметико-логическое пристрій, пристрій | |ділення клітин і вилучення квадратного кореня, регистровый файл і схеми «закоротки «| |результату. Інтерфейсні устрою включають усе необхідні схеми для зв’язки й з | |кэш-памятью команд і передачею даних, ні з шиною даних. Узагальнений буфер TLB | |містить 120 рядків асоціативної пам’яті фіксованого розміру та 16 рядків | |змінного розміру. | |Пристрій плаваючою точки реалізує арифметику з одинарної і подвійний точністю| |у стандарті IEEE 754. Він множення застосовується також для | |операцій целочисленного множення. Устрою ділення клітин і обчислення | |квадратного кореня працюють із подвоєною частотою процесора. | |Арифметико-логическое пристрій виконує операції складання, вирахування і | |перетворення форматів даних. Регистровый файл складається з 28 64-битовых | |регістрів, кожен із яких придатна як два 32-битовых регістру | |до виконання операцій із плаваючою точкою одинарної точності. Регистровый файл| |має п’ять портів читання і трьох порту записи, що забезпечують одночасне| |виконання операцій множення, складання і загрузки/записи. | |Конвеєр проектувався з єдиною метою максимального збільшення часу, необхідного | |до виконання читання зовнішніх кристалів SRAM кеш-пам'яті даних. Це дозволяє | |максимізувати частоту процесора при заданої швидкості SRAM. Усі команди | |завантаження (LOAD) виконуються за такт і вимагають лише одну такту смуги | |пропускання кеш-пам'яті даних. Оскільки кэши команд і передачею даних розміщені | |різних шинах, в конвеєрі відсутні будь-які втрати, пов’язані з | |конфліктами за зверненнями в кеш даних, і кеш команд. | |Процесор може у кожному такті видавати виконання одну целочисленную | |команду й одне команду плаваючою точки. Смуга пропускання кешу команд | |достатня підтримки безупинної видачі двох команд у кожному такті. | |Відсутні будь-які обмеження з вирівнюванню чи порядку прямування пари | |команд, які виконуються разом. З іншого боку, відсутні втрати тактів, | |що з переключенням з виконання двох команд виконання однієї команди.| | | | | | | | | |Лис| | | | | | |**** 7.0915.01.08 ПЗКП |т | | | | | | | | | |И|Ли|№ докум.|Подп. |Дат| | | |з|ст| | |а | | | |м| | | | | | |.

| | | | |Спеціальне увага була зосереджена приділено тому, щоб видача двох команд щодо одного такті | |не сприяла обмеження тактовою частоти. Для цього, в кэше | |команд реалізували спеціально готовий до цього заздалегідь декодируемый| |біт, щоб відокремити команди целочисленного устрою від команд устрою | |плаваючою точки. Цей біт попереднього декодування команд мінімізує | |час, необхідне правильного поділу команд. | | | |Втрати, пов’язані з залежностями за даними й управління, у тому конвеєрі | |мінімальні. Команди завантаження виконуються за такт, крім випадку, | |коли наступна команда користується регистром-приемником команди LOAD. Як | |правило компілятор дозволяє обійти подібні втрати одного такту. Для | |зменшення втрат, що з командами умовного переходу, в процесорі | |використовується алгоритм прогнозування напрями передачі управління. Для | |оптимізації продуктивності циклів передачі управління вперед за програмою | |прогнозуються як невыполняемые переходи, а передачі управління тому за | |програмі - як що їх переходи. Правильно спрогнозированные умовні | |переходи виконуються за такт. | |Кількість тактів, необхідне записи слова чи подвійного слова командою | |STORE зменшено від трьох до двох тактів. У більш ранніх реалізаціях архітектури | |PA-RISC був потрібен один додатковий такт для читання тега кешу, щоб | |гарантувати потрапляння, і навіть у тому, щоб об'єднати старі дані | |рядки кеш-пам'яті даних із записываемыми даними. PA 7100 використовує окрему | |шину адресного тега, щоб поєднати за часом читання тега із записом даних | |попередньої команди STORE. З іншого боку, наявність окремих сигналів дозволу | |записи кожному за слова рядки кеш-пам'яті усуває необхідність об'єднання | |старих даних із новими, які надходять і під час команд записи слова чи | |подвійного слова. Цей алгоритм вимагає, щоб запис в мікросхеми SRAM | |відбувався тільки по тому, якщо буде визначено, що це запис | |супроводжується потраплянням у кеш і викликає переривання. Це | |додаткової щаблі конвеєра між читанням тега і записом даних. Така | |конвейеризация не призводить до додатковим втрат тактів, що у | |процесорі реалізовані спеціальні ланцюга обходу, дозволяють направити | |відкладені дані команди записи наступним командам завантаження чи командам | |STORE, записуючим тільки п’яту частину слова. Для даного процесора втрати конвеєра| |для команд записи слова чи подвійного слова було зведено до нулю, якщо безпосередньо| |наступна | | | | | | | |Лис| | | | | | |**** 7.0915.01.08 ПЗКП |т | | | | | | | | | |И|Ли|№ докум.|Подп. |Дат| | | |з|ст| | |а | | | |м| | | | | | |.

| | | | |команда перестав бути командою завантаження чи записи. Інакше втрати | |рівні одному такту. Втрати на запис частини слова можуть становити від нуля до | |двох тактів. Моделювання показує, що переважна більшість команд | |запис у дійсності працюють із однословным чи двухсловным форматом. | |Усі операції з плаваючою точкою, крім команд ділення клітин і обчислення | |квадратного кореня, повністю конвейеризованы і мають двухтактную затримку | |виконання як і режимі з одинарної, і з подвійним точністю. Процесор може| |видавати виконання незалежні команди з плаваючою точкою у кожному такті | |за відсутністю будь-яких втрат. Послідовні операції з залежностями по | |регістрам призводять до втрати одного такту. Команди ділення клітин і обчислення | |квадратного кореня виконуються за 8 тактів при одиночній і поза 15 тактів при | |подвійний точності. Виконання команд не зупиняється через команд | |деления/вычисления квадратного кореня до того часу, доки знадобиться регістр | |результату ні видаватися наступна команда деления/вычисления | |квадратного кореня. | |Процесор може виконувати паралельно одну целочисленную команду й одне команду| |з плаваючою точкою. У цьому «целочисленными командами «рахуються і команди | |завантаження і запис регістрів плаваючою точки, а «команди плаваючою точки «| |включають команди FMPYADD і FMPYSUB. Ці останні команди об'єднують операцію | |множення з операціями складання чи вирахування відповідно, які | |виконуються паралельно. Пікова продуктивність становить 200 MFLOPS для | |послідовності команд FMPYADD, у яких суміжні команди незалежні по | |регістрам. | |Втрати для операцій плаваючою точки, використовують попередню завантаження | |операнда командою LOAD, становлять один такт, якщо команди завантаження і плаваючою| |арифметики є суміжними, і двоє такту, якщо вони видаються до виконання | |одночасно. Для команди записи, використовує результат операції з плаваючою | |точкою, втрати відсутні, навіть якщо вони виконуються паралельно. | |Втрати, які під час промахи в кэше даних, мінімізуються у вигляді | |застосування чотирьох різні методи: «потрапляння при промаху «для команд LOAD і | |STORE, потоковий режим роботи з кэшем даних, спеціальна кодування команд | |записи, що дозволяє уникнути копіювання рядки, у якій стався промах, і | |семафорные операції в кеш-пам'яті. Перше властивість дозволяє під час обробки | |промаху в кэше даних виконувати будь-які типи інших команд. Для | | | | | | | |Лис| | | | | | |**** 7.0915.01.08 ПЗКП |т | | | | | | | | | |И|Ли|№ докум.|Подп. |Дат| | | |з|ст| | |а | | | |м| | | | | | |.

| | | | |промахів, які виникають за виконанні команди LOAD, обробка наступних команд| |може тривати досить до того часу, поки регістр результату команди LOAD не | |знадобиться як регістру операнда іншої команди. Компілятор може | |використовувати цю властивість для попередньої вибірки в кеш необхідних даних | |задовго перед тим моменту, що вони справді знадобляться. Для промахів, | |які виникають за виконанні команди STORE, обробка наступних команд завантаження| |чи операцій запис у частини слова триває до того часу, доки | |виникає інтерпретацій рядку, у якій стався промах. Компілятор може | |використовувати цю властивість до виконання команд і натомість записи результатів | |попередніх обчислень. Під час затримки, що з обробкою промаху, | |інші команди LOAD і STORE, котрим відбувається потрапляння до кеш даних, | |можуть виконуватися як та інші команди целочисленной арифметики і плаваючою | |точки. Протягом усього часу обробки промаху команди STORE, інші команди | |запис у таку ж рядок кеш-пам'яті можуть відбуватися без додаткових втрат | |часу. До кожного слова в рядку кеш-пам'яті процесор має спеціальний | |индикационный біт, предотвращающий копіювання з пам’яті тих слів рядки, | |хто був записані командами STORE. Ця можливість застосовується до | |целочисленным і плаваючим операціям LOAD і STORE. | |Виконання команд зупиняється, коли регистр-приемник команди LOAD, | |выполняющейся з промахом, потрібно на ролі операнда інший команди. | |Властивість «потоковости «дозволяє продовжити виконання щойно потрібне слово | |чи подвійне слово повертається з пам’яті. Отже, виконання команд | |може тривати досить як під час затримки, що з обробкою промаху, і| |під час заповнення відповідного рядка при промаху. | |За виконання блокового копіювання даних часом компілятор заздалегідь | |знає, що поставив запис має здійснюватися на повну рядок кеш-пам'яті. Для | |оптимізації обробки таких ситуацій архітектура PA-RISC 1.1 визначає | |спеціальну кодування команд записи («блокове копіювання »), яка | |показує, що апаратурі непотрібно здійснювати вибірку з пам’яті рядки, при | |зверненні до котрої я може відбутися промах кеш-пам'яті. І тут час | |звернення до кэшу даних складається з часу, потрібної для | |копіювання на згадку про старої рядки кеш-пам'яті з такого самого адресою в кэше (коли він| | «брудний ») і часу, який буде необхідний записи нового тега кешу. У процесорі PA| |7100 таку можливість реалізована як привілейованих, так | |непривілейованих команд. | | | | | | | |Лис| | | | | | |**** 7.0915.01.08 ПЗКП |т | | | | | | | | | |И|Ли|№ докум.|Подп. |Дат| | | |з|ст| | |а | | | |м| | | | | | |.

| | | | |Останнє покращання управління кэшем даних пов’язані з реалізацією семафорных | |операцій «завантаження з обнулением «у кеш-пам'яті. Якщо семафорна | |операція виконується в кэше, то втрати часу у її виконанні становить | |втрат звичайних операцій записи. Не лише скорочує конвеєрні втрати, але | |знижує трафік шини пам’яті. Архітектура PA-RISC 1.1 передбачено також | |інший тип спеціального кодування команд, який усуває вимога | |синхронізації семафорных операцій із пристроями ввода/вывода. | |Управління кэш-памятью команд дозволяє при промаху продовжити виконання | |команд відразу після надходження відсутньої в кэше команди з пам’яті. | |64-битовая магістраль даних, використовувана заповнення блоків кешу команд, | |відповідає максимальної смузі пропускання зовнішньої шини пам’яті 400 Мбайт/с | |при тактовою частоті 100 МГц. | |У процесорі передбачено також кілька заходів для мінімізації втрат, що з | |перетвореннями віртуальних адрес в фізичні. | |Конструкція процесора забезпечує реалізацію двох способів побудови | |багатопроцесорних систем. За першого способі кожен процесор приєднується до | |интерфейсному кристалу, котрий над усіма транзакціями на шині | |основний пам’яті. У такій системі всі функції з підтримки когерентного | |стану кеш-пам'яті покладено на интерфейсный кристал, який надсилає | |процесору відповідні транзакції. Кеш даних побудований за принципами | |відкладеного зворотного копіювання й у кожного блоку кеш-пам'яті підтримуються| |біти стану «приватний «(private), «брудний «(dirty) і «достовірний «(valid), | |значення яких змінюються відповідно до транзакціями, які видає чи | |приймає процесор. | |Другий спосіб організації многопроцессорной системи дозволяє об'єднати два | |процесора і контролер пам’яті і виводу-введення-висновку в одній й тією самою локальної шині | |пам'яті. У такій конфігурації непотрібен додаткових интерфейсных | |кристалів і її сумісна з існуючої системою пам’яті. Когерентність | |кеш-пам'яті забезпечується наглядом за локальної шиною пам’яті. Пересилки | |рядків між кэшами виконуються й без участі контролера пам’яті і виводу-введення-висновку. | |Така конфігурація забезпечує можливість побудови дуже дешевих | |високопродуктивних багатопроцесорних систем. | |Процесор підтримує ряд операцій, необхідні поліпшення | | | | | | | |Лис| | | | | | |**** 7.0915.01.08 ПЗКП |т | | | | | | | | | |И|Ли|№ докум.|Подп. |Дат| | | |з|ст| | |а | | | |м| | | | | | |.

| | | | |графічної продуктивності робочих станцій серії 700: блочні пересилки, | |Z-буферизацию, інтерполяцію кольорів та команди пересилки даних із плаваючою | |точкою обмінюватись з реальним простором ввода/вывода. | |Процесор побудований з урахуванням технологічного процесу КМОП з проектними нормами | |0.8 мікрон, що забезпечує тактову частоту 100 МГц. | | | |1.3.2 Характеристика й особливо процесора PA 7200 | | | |Процесор PA 7200 має низку архітектурних удосконалень проти PA | |7100, головними серед яких є додавання другого целочисленного конвеєра,| |побудова внутрикристального допоміжного кешу даних, і реалізація нового | |64-битового інтерфейсу з шиною пам’яті. | |Процесор PA 7200, як його попередник, забезпечує суперскалярный режим | |роботи з одночасної видачею до двох команд щодо одного такті. Усі команди | |процесора можна розділити втричі групи: целочисленные операції, операції | |загрузки/записи та постійні операції з плаваючою точкою. PA 7200 здійснює | |одночасну видачу двох команд, що належить різних групах, чи двох | |цілочислових команд (наявністю другого целочисленного конвеєра з АЛУ | |і додаткових портів читання і запис в регистровом файлі). Команди переходу | |виконуються в целочисленном конвеєрі, причому ці переходи можуть становити | |пару для одночасної видачі виконання тільки з попередньої командою. | |Підвищення тактовою частоти процесора вимагає спрощення декодування команд на| |етапі видачі. Для цього він попередня дешифрация потоку команд | |здійснюється поки що не етапі завантаження кеш-пам'яті. До кожного подвійного слова | |кеш-пам'ять команд включає 6 додаткових біт, які містять інформацію про | |наявності залежностей за даними і міжнаціональних конфліктів ресурсів, що дуже спрощує | |видачу команд в суперскалярном режимі. | |У процесорі PA 7200 реалізований ефективний алгоритм попередньої вибірки | |команд, добре працюючий й на лінійних ділянках програм. | |Як і PA 7100 в процесорі реалізований інтерфейс із зовнішнього кэш-памятью даних,| |яка працює тактовою частоті процесора з | | | | | | | |Лис| | | | | | |**** 7.0915.01.08 ПЗКП |т | | | | | | | | | |И|Ли|№ докум.|Подп. |Дат| | | |з|ст| | |а | | | |м| | | | | | |.

| | | | |однотактным часом очікування. Зовнішня кеш-пам'ять даних побудована за принципом | |прямого відображення. З іншого боку, підвищення ефективності на кристалі | |процесора реалізований невеличкий допоміжний кеш місткістю 64 рядки. | |Формування, перетворення адреси — й звернення до основний рахунок і допоміжної | |кеш-пам'яті даних виконується двома щаблях конвеєра. Максимальна затримка| |для виявлення влучення дорівнює одному такту. | |Допоміжний внутрішній кеш містить 64 32-байтовые рядки. При зверненні до | |кеш-пам'яті здійснюється перевірка 65 тегов: 64-х тегов допоміжного кешу і| |одного тега зовнішнього кешу даних. При виявленні збіги дані | |направляють у необхідну функціональне пристрій. | |За відсутності необхідної рядки у кеш-пам'яті виробляється її завантаження з | |основний пам’яті. У цьому рядок надходить у допоміжний кеш, що у ряді | |випадків дозволяє зменшити кількість перезавантажень зовнішньої кеш-пам'яті, | |організованою за принципом прямого відображення. Архітектурою нового процесора | |для команд загрузки/записи передбачено кодування спеціального ознаки | |локального розміщення даних («spatial locality only »). За виконання команд | |завантаження, помічених цим ознакою, відбувається звичайне заповнення рядки | |допоміжного кешу. Проте наступна запис рядки здійснюється | |у основну пам’ять минаючи зовнішній кеш даних, значно | |підвищує ефективності роботи з більшими на масивами даних, котрим розміру | |рядки кеш-пам'яті з прямим відображенням бракує. | |Розширений набір команд процесора дозволяє реалізувати кошти | |автоиндексации підвищення ефективності роботи з масивами, і навіть | |здійснювати попередню вибірку команд, які поміщаються у | |допоміжний внутрішній кеш. Цей допоміжний кеш забезпечує | |динамічний розширення ступеня асоціативності основний кеш-пам'яті, | |побудованої на принципі прямого відображення, і є простим | |альтернативним рішенням проти множественно-ассоциативной організацією.| | | |Процесор PA 7200 включає інтерфейс нової 64-битовой мультиплексной системної | |шини Runway, реалізує розщеплення транзакцій і підтримку протоколу | |когерентності пам’яті. Цей інтерфейс включає буфера транзакцій, схеми | |арбітражу і схеми управління співвідношеннями зовнішніх й міністр внутрішніх тактових | |частот. | | | | | | | |Лис| | | | | | |**** 7.0915.01.08 ПЗКП |т | | | | | | | | | |И|Ли|№ докум.|Подп. |Дат| | | |з|ст| | |а | | | |м| | | | | | |.

| | | | |1.3.3 Характеристика суперскалярного процесора PA 8000 | | | |Процесор PA-8000 був анонсований у березні 1995 року в конференції COMPCON 95. | |Було оголошено, що показники його продуктивності досягатимуть 8.6 | |одиниць SPECint95 і 15 одиниць SPECfp95 для операцій целочисленной і речовинної| |арифметики відповідно. Нині цей дуже високий рівень | |продуктивності підтверджено випробуваннями робочих станцій та серверів, | |побудованих базі цього процесора. | |Процесор PA-8000 увібрав у собі всі відомі методи прискорення виконання | |команд. У його основі лежить концепція «інтелектуального виконання », яка | |виходить з принципі позачергового виконання команд. Це властивість дозволяє | |PA-8000 досягати пікової суперскалярной продуктивності завдяки широкому | |використанню механізмів автоматичного дозволу конфліктів за даними і | |управлінню апаратними засобами. Ці цифри добре доповнюють інші | |архітектурні компоненти, закладені у структуру кристала: велика кількість | |виконавчих функціональних пристроїв, кошти прогнозування напрями | |переходів і виконання команд за припущенням, оптимизированная організація | |кеш-пам'яті і високопродуктивну шинний інтерфейс. | |Висока продуктивність PA-8000 багато чому визначається наявністю великого | |набору функціональних пристроїв, що включає у собі 10 виконавчих | |пристроїв: два арифметико-логических устрою (АЛУ) до виконання | |цілочислових операцій, два устрою до виконання операцій сдвига/слияния | |даних, два устрою до виконання умножения/сложения чисел з плаваючою | |точкою, два устрою деления/вычисления квадратного кореня і двоє устрою | |операцій загрузки/записи. | |Кошти позачергового виконання команд процесора PA-8000 забезпечують | |апаратне планування завантаження конвеєрів і вибрати кращу використання | |функціональних пристроїв. У кожному такті виконання можуть видаватися до | |чотирьох команд, які у 56-строчный буфер переупорядочивания. Цей | |буфер дозволяє підтримувати постійну зайнятість функціональних пристроїв і | |забезпечує ефективну мінімізацію конфліктів за ресурсами. конфліктів по | |ресурсів. Кристал може аналізувати все 56 командних рядків це й | |видавати у кожному такті по 4 готових до виконання команди у функціональні | |устрою. Це дозволяє процесору | | | | | | | |Лис| | | | | | |**** 7.0915.01.08 ПЗКП |т | | | | | | | | | |И|Ли|№ докум.|Подп. |Дат| | | |з|ст| | |а | | | |м| | | | | | |.

| | |автоматично виявляти паралелізм рівня виконання команд. | |Суперскалярный процесор PA-8000 забезпечує повний набір коштів виконання | |64-битовых операцій, включаючи адресну арифметику, і навіть арифметику з | |фіксованою і плаваючою точкою. У цьому кристал повністю зберігає | |сумісність з 32-битовыми додатками. Це перший процесор, у якому | |реалізована 64-битовая архітектура PA-RISC. Він зберігає повну сумісність з| |попередніми і майбутніми реализациями PA-RISC. | |Кристал виготовлений по 0.5-микронной КМОП технології з напругою харчування 3.3 | |Вольт і можна прогнозувати подальше зменшення розмірів елементів в | |майбутньому. | | | | | | | | | |Лис| | | | | | |**** 7.0915.01.08 ПЗКП |т | | | | | | | | | |И|Ли|№ докум.|Подп. |Дат| | | |з|ст| | |а | | | |м| | | | | | |.

| | | | |2. ОСОБЛИВОСТІ СЕРВЕРІВ КОМПАНІЇ HEWLETT-PACKARD НА БАЗІ ПРОЦЕСОРІВ З | |АРХІТЕКТУРОЮ PARISC | | | | | |Компанія Hewlett-Packard було засновано у Каліфорнії в 1938 року із єдиною метою | |створення електронного тестирующего і вимірювального устаткування. У цей | |час компанія розробляє, виробляє, здійснює маркетинг і сервіс | |систем для комерційних додатків, автоматизації виробничих процесів, | |процесів розробки, тестування і вимірів, і навіть аналітичні і | |медичні інструменти, і системи, периферійне устаткування, калькулятори і | |компоненти від використання у широкому низці галузей промисловості. Вона | |продає більш 4500 виробів, які у промисловості, бізнесі, науці, | |освіті, медицині та інженерії. | |Основою розробки сучасних комп’ютерів Hewlett-Packard є архітектура| |PA-RISC. Її розробили компанією в 1986 року, і відтоді, завдяки | |успіхам інтегральної технології, пройшла кілька стадій свого розвитку від | |многокристального до однокристального виконання. Архітектура PA-RISC | |мала урахуванням можливості побудови багатопроцесорних систем, | |які реалізовані в старших моделях серверів. | |2.1 Сервери HP9000 класу D | |У секторі ринку серверів робочих груп компанія HP розкритий достатньо | |широкої серією систем HP9000 класу D. Це серія систем з відносно низькою | |вартістю, яка конкурує з серверами, побудованими з урахуванням ПК. Ці | |системи базуються на архітектурі процесорів PA-RISC (75 і 100 МГц PA-7100LC, | |100 і 120 МГц PA-7200, і навіть 160 МГц PA-8000) і працюють під керівництвом | |ОС HP-UNIX. | |Моделі D200, D210 і D310 є (согласно[3]) однопроцессорные | |системи. Моделі D250, D260, D270 і D350 можуть оснащуватися як одним, і двома| |процесорами. У межах своїх моделях D3XX HP підкреслює властивості забезпечення високої| |готовності: можливість «гарячої «заміни внутрішніх дискових накопичувачів, | |можливість організації дискового масиву RAID та наявність джерела | |безперебійного харчування. Ці моделі мають також розширеними можливостями по| |нарощуванню оперативної пам’яті і підсистеми ввода/вывода. | | | | | | | |Лис| | | | | | |**** 7.0915.01.08 ПЗКП |т | | | | | | | | | |И|Ли|№ докум.|Подп. |Дат| | | |з|ст| | |а | | | |м| | | | | | |.

| | |У моделях D2XX є 5 гнізд розширення ввода/вывода і 2 відсіку для установки| |дискових накопичувачів з інтерфейсом SCSI-2. У моделях D3XX кількість гнізд | |розширення ввода/вывода розширене до 8, в розмірі 5 відсіках можуть встановлюватися | |дискові нагромаджувачі з інтерфейсом Fast/Wide SCSI-2, що припускають заміну | |без вимикання харчування системи. | |Старші моделі серії забезпечують можливість розширення оперативної ECC-памяти| |до 1.5 Гбайт, у своїй коефіцієнт розшарування може збільшуватися до 12. | |Максимальний обсяг дискового простору під час використання зовнішніх дискових | |масивів може становити 5.0 Тбайт. | |2.2 Сервери HP9000 класу K | |Сервери HP9000 класу K є системи середнього класу, | |підтримують симметричную мультипроцессорную обробку (до запланованих 4 процесорів). | |Так само як і системи класу D вони базуються на архітектурі PA-RISC (120 МГц | |PA-7200 з кэш-памятью команд/данных першого рівня 256/256 Кбайт чи 1/1 Мбайт,| |і навіть 160 і 180 МГц PA-8000 з кэш-памятью команд/данных першого рівня 1/1 | |Мбайт, яка працює тактовою частоті процесора). | |Конструкція серверів класу До забезпечує високу пропускну спроможність | |систем. Основними компонентами підтримки високої продуктивності є | |системна шина з пікової пропускною спроможністю 960 Мбайт/с, велика | |оперативна пам’ять з контролем і виправленням одиночних помилок (ECC) ємністю | |до запланованих 4 Гбайт з 32-кратным розшаруванням, многоканальная підсистема ввода/вывода з | |пропускною спроможністю до 288 Мбайт/с, стандартна високошвидкісна шина | |Fast/Wide Differential SCSI-2, і навіть додаткових можливостей по | |підключенню високошвидкісних мереж, і каналів типу FDDI, ATM і Fibre Channel. | |У конструкції серверу передбачені 4 відсіку для установки дискових | |накопичувачів, і з допомогою спеціальних стійкий (кабінетів) розширення ємність | |дискової пам’яті системи може бути доведене до 8.3 Тбайт. | | | | | | | |Лис| | | | | | |**** 7.0915.01.08 ПЗКП |т | | | | | | | | | |И|Ли|№ докум.|Подп. |Дат| | | |з|ст| | |а | | | |м| | | | | | |.

| | | | |2.3 Симетричні многопроцессорные сервери HP9000 класу Т | |Найпотужнішим і расширяемым поруч корпоративних серверів компанії HP з урахуванням ОС | |UNIX є сімейство HP9000 класу T. Це наступне покоління серверів, | |що було розроблено компанією за HP9000 model 870. На початку над ринком| |з'явилися системи HP9000 T500, допускають установку до 12 процесорів PA7100, | |потім HP оголосила 14-процессорные системи T520, побудовані з урахуванням процесора | |120 МГц PA7150. Нині оголошено 12-процессорные системи Т600 на | |базі процесора PA-8000, поставки яких мають розпочатися 1997 року. | |Існуючі системи (Т500 і Т520) допускають заміну старих процесорів на | |процесори PA-8000. | |Характерною ознакою архітектури серверів класу Т є велика ємність| |кеш-пам'яті команд (1 Мбайт) і передачею даних (1 Мбайт) в кожного процесора системи. | |Сервери класу T використовують 64-битовую шину з розщепленням транзакцій, яка | |підтримує до 14 процесорів, працівників частоті 120 МГц. Ефективність | |цієї шини, як і шини Runway, становить 80%, що забезпечує в що встановилася| |режимі пропускну спроможність 768 Мбайт/с при пікової продуктивності 960 | |Мбайт/с. | |Сервери класу T можуть підтримувати до 8 каналів HP-PB (HP Precision Bus), | |які працюють із швидкістю 32 Мбайт/с, однак у стійці основний системи | |підтримується лише одне канал HP-PB. Задля більшої повної конфігурації | |підсистеми ввода/вывода необхідна установка 7 стійкий розширення, котрі посідають | |досить велику площа. Загальна пікова смуга пропускання підсистеми в/в в | |повністю сконфигурированной 8-стоечной системі становить 256 Мбайт/с, що | |менше смуги пропускання підсистеми в/в серверів класу До. Проте максимальна| |ємність дискової пам’яті під час використання RAID-массивов сягає 20 Тбайт. | |Зазначена двухярусная шинна структура серверу забезпечує оптимальний баланс | |між вимогами процесорів і підсистеми ввода/вывода, гарантуючи високу | |пропускну спроможність системи навіть за важкої робочої навантаженні. Доступ | |процесорів до основний пам’яті здійснюється з допомогою потужної системної шини | |процессор-память, підтримує когерентний стан кэш-памятей всієї | |системи. У майбутніх системах планується 4-кратное збільшення пропускної | |здібності підсистеми ввода/вывода. | | | | | | | | | |Лис| | | | | | |**** 7.0915.01.08 ПЗКП |т | | | | | | | | | |И|Ли|№ докум.|Подп. |Дат| | | |з|ст| | |а | | | |м| | | | | | |.

| | |2.4 Сімейство корпоративних паралельних серверів HP9000 | |Однією з останніх продуктів, випущених компанією HP, є сімейство | |паралельних систем, які у час двома моделями ESP21 і | |ESP30. Основна концепція, що у цих систем є простою. Вона | |полягає у створенні комбінованої структури, у якій об'єднуються | |можливості і традиційно сильні боку перевіреної часом високопродуктивної | |симетричній мультипроцессорной обробки з необмеженим | |потенціалом за зростанням продуктивності і масштабируемости, що може бути | |досягнуть у вигляді паралельної архітектури. Результатом такого об'єднання | |є високопродуктивна архітектура, забезпечує надзвичайно високу| |ступінь розпаралелювання обчислень. | |На відміну від деяких інших паралельних архітектур, що використовують слабко| |пов'язані однопроцессорные вузли, паралельна архітектура серверів ESP21 і | |ESP30 використовує високопродуктивну SMP-технологию як | |масштабируемых будівельних блоків. Перевага такий підхід залежить від | |тому, що прикладні системи можуть користуватися обчислювальної потужністю і | |можливостями безлічі тісно пов’язаних процесорів в інфраструктурі SMP і | |досить ефективно забезпечувати максимально можливу продуктивність | |додатків. Принаймні необхідності додаткові SMP-модули може бути | |додано до системи збільшення ступеня паралелізму для масштабирования | |загальної продуктивності системи, її ємності, пропускну здатність в/в, чи | |таких системних ресурсів як основна і дискова пам’ять. | |Вироби цієї серії призначені головним чином заради забезпечення | |масштабируемости, перевищує звичайні можливості SMP-архитектуры, для | |великомасштабних систем прийняття рішень, систем оперативної обробки | |транзакцій, побудови сховищ даних у Світовій Паутине Internet. Для | |більшості додатків моделі ESP забезпечують практично лінійний зростання рівня| |продуктивності. Це осягається через використання | |високопродуктивної шинної архітектури SMP вузлів ESP разом із | |можливостями установки додаткових SMP-узлов з допомогою розробленого | |компанією HP комутатори оптоволоконних каналів (Fiber Channel Enterprise | |Switch). Управління усіма ресурсами системи здійснюється з єдиною консолі | |управління. | | | | | | | |Лис| | | | | | |**** 7.0915.01.08 ПЗКП |т | | | | | | | | | |И|Ли|№ докум.|Подп. |Дат| | | |з|ст| | |а | | | |м| | | | | | |.

| | |За необхідності забезпечення високої готовності системи ESP підтримують | |спеціальний шар програмних засобів MC/ServiceGuard. Ці цифри дозволяють | |створити ефективне поєднання властивостей високої продуктивності, | |масштабируемости і високої готовності, і крім стандартних можливостей RAS | |(надійності, готовності і зручності обслуговування) забезпечують заміну вузлів без | |зупинки роботи системи. | |Власне серія EPS надає кошти на об'єднання моделей класу До | |(EPS21) і Т (EPS30) на єдину систему. 16-канальный комутатор Fiber Channel | |дозволяє об'єднати до 64 процесорів в моделі EPS21 (до 256 процесорів в | |майбутньому) і по 224 процесорів в моделі EPS30 (до 768 процесорів у майбутньому). | |Загальна пікова пропускну здатність систем може становити рівня 15 Гбайт/с. | | | | | | | | | |Лис| | | | | | |**** 7.0915.01.08 ПЗКП |т | | | | | | | | | |И|Ли|№ докум.|Подп. |Дат| | | |з|ст| | |а | | | |м| | | | | | |.

| | |Запровадження | | | |На цьому етапі науково-технічного розвитку вибір апаратної платформи, і | |конфігурації системи є надзвичайно складну задачу[1]. Це | |пов'язано, зокрема, з характером прикладних систем, що у значної | |ступеня може визначати робоче навантаження обчислювального комплексу загалом. | |Проте часто виявляється просто тяжко з достатньої точністю передбачити саму| |навантаження, особливо тоді, якщо система повинна обслуговувати кілька груп | |різнорідних за своїми потребам користувачів. Слід зазначити, що вибір | |тій чи іншій апаратної платформи, і конфігурації й поруч загальних | |вимог, що висуваються до характеристикам сучасних обчислювальних | |систем. До них належать: ставлення стоимость/производительность, надійність і | |отказоустойчивость, масштабованість, сумісність і мобільність програмного | |забезпечення. Основне завдання під час проектування всієї низки моделей системи | |PA-RISC полягала у створенні такої архітектури, що б однаковою з | |погляду користувача всім моделей системи незалежно від ціни, і | |продуктивності кожної їх. Величезні переваги такий підхід, | |що дозволяє зберігати існуючий заділ програмного забезпечення під час переходу| |налаштувалася на нові моделі були швидко оцінені як виробниками комп’ютерів, і | |користувачами і від цього часу майже всі фірми-постачальники | |комп'ютерного устаткування взяли на озброєння цих принципів, поставляючи серії | |сумісних комп’ютерів. | | | | | | | | | | | | | | | |**** 7.0915.01.08 ПЗКП | | | | | | | | |И|Ли|№ докум.|Подп. |Дат| | |з|ст| | |а | | |м| | | | | | |Разра| | | | |Літ. |Ліст. |Листов.| |б. |Гропянов| | |ЗАПРОВАДЖЕННЯ | | | | |Н.кон|Передери| | | | | |тр |і | | | | | |Утв. | | | | | | | | | | | | |Постановка завдання | | | |У виконання даного курсового проекту необхідно розглянути існуючі| |види архітектур процесорів, охарактеризувати їх переваги та недоліки. | |Слід детально розглянути якусь архітектуру (у разі це | |архітектура PA-RISC компанії Hewlett Packard), і навіть розглянути області | |застосування процесорів з обраної архітектурою (характеристика серверів | |компанії Hewlett Packard з урахуванням PA-RISC процесорів). Слід також | |розробити программу-драйвер передачі між робітниками станціями в | |локальної мережі. | | | | | | | |Лис| | | | | | |**** 7.0915.01.08 ПЗКП |т | | | | | | | | | |И|Ли|№ докум.|Подп. |Дат| | | |з|ст| | |а | | | |м| | | | | | |.

| | | | |РЕФЕРАТ | | | |Курсової проект містить: стор., лит.ист., прилож.1, мал.1 | | | |Ключове слово: | | | |АРХІТЕКТУРА, ПРОЦЕСОР, PA-RISC, CISC, КОНВЕЄР, СЕРВЕР, КЕШ-ПАМЯТЬ, РЕГІСТР, | |ІНСТРУКЦІЯ, АРИФМЕТИКО-ЛОГИЧЕСКОЕ ПРИСТРІЙ | | | | | | | |У цьому курсовому проекті розглянуті переваги та недостаки основних | |існуючих архітектур процесорів, детально розглянута архітектура PA-RISC | |компанії HewlettPackard, приведено характеристика серверів компанії Hewlett | |Packard з урахуванням PA-RISC процесорів. | | | | | | | | | | | | | |**** 7.0915.01.08 ПЗКП | | | | | | | | |И|Ли|№ докум.|Подп. |Дат| | |з|ст| | |а | | |м| | | | | | |Разра| | | | |Літ. |Ліст. |Листов.| |б. |Гропянов| | |РЕФЕРАТ | | | | |Н.кон|Передери| | | | | |тр |і | | | | | |Утв. | | | | | |.

| | | | | | |ЗМІСТ | | | |Запровадження… | | | |1. Характеристика існуючих архітектур … | | | |Основна особливість CISC і RISC архітектур… | |Переваги й недоліки PA-RISC архітектури компанії | |HewlettPackard… | |Характеристика процесорів з урахуванням архітектури PA-RISC… | |1.3.1 Характеристика й особливо процесорів PA 7100… | |1.3.2 Характеристика й особливо процесорів PA 7200… | |1.3.3 Характеристика суперскалярного процесора РА 8000… | |Постановка завдання… | | | |2. Особливості серверів компанії HewlettPackard з архітектурою | |PA-RISC… | |2.1 Сервери НР9000 класу D… | |2.2 Сервери НР9000 класу До… | |2.3 Симетричні многопроцессорные сервери HP9000 класу Т… | |2.4 Сімейство корпоративних паралельних серверів HP9000… | |Укладання… | |Список використаної літератури… | |Додаток … | | | | | | | | | | | | | |**** 7.0915.01.08 ПЗКП | | | | | | | | |И|Ли|№ докум.|Подп. |Дат| | |з|ст| | |а | | |м| | | | | | |Разра| | | | |Літ. |Ліст. |Листов.| |б. |Гропянов| | |ЗМІСТ | | | | |Н.кон|Передери| | | | | |тр |і | | | | | |Утв. | | | | | |.

| | |Укладання | | | |У цьому курсовому проекті розглянуті основні архитектектуры процесорів. | |Детально розглянута архітектура PA-RISC компанії Hewlett Packard, | |проаналізовані переваги та недоліки цієї архітектури. Також розглянуті | |області застосування процесорів з архітектурою PA-RISC (характеристика серверів | |компанії Hewlett Packard з урахуванням PA-RISC процесорів). У додатку приведено| |програма забезпечує передачу інформації між робітниками станціями в | |локальної мережі. | | | | | | | |Лис| | | | | | |**** 7.0915.01.08 ПЗКП |т | | | | | | | | | |И|Ли|№ докум.|Подп. |Дат| | | |з|ст| | |а | | | |м| | | | | | |.

| | | | |Список використаної літератури | | | |1.Шнитман В. С., Кузнєцов М.И. Апаратно-програмні платформи корпоративних | |інформаційних систем: Навчальний посібник. — Мінськ, 1997. 457с.: мул. | |2.Громов Ю. Ю., Татаренко С.І. Сучасні високопродуктивні комп’ютери: | |Навчальний посібник. — Тамбов, 1995. 169 з. | |3.Гук М. И. Апаратні кошти IBM PC. Енциклопедія: Навчальний посібник. — | |Санкт-Петербург, 1999.-816 з.: мул. | | | | | | | |Лис| | | | | | |**** 7.0915.01.08 ПЗКП |т | | | | | | | | | |И|Ли|№ докум.|Подп. |Дат| | | |з|ст| | |а | | | |м| | | | | | |.