Розробка схеми електронного еквалайзера

МІНІСТЕРСТВО ШЛЯХІВ ПОВІДОМЛЕННЯ РФ.

Московський Державний Університет Шляхів Сообщения.

Кафедра «РЭС».

Курсової проект дисциплине:

«Мікропроцесорні информационно-управляющие системи зв’язку» на задану тему: «Розробка эквалайзера».

Виконав студ. грн. АТС-531.

Проверил.

.

Москва 2004.

|Введение |3 | |Завдання до курсовому проекту |4 | |Цифрова фільтрація |5 | |Характеристика FIRF |6 | |Визначення порядку й синтез коефіцієнтів цифрового фільтра, |7 | |входять до складу эквалайзера | | |Загальна схема DSP-система |16 | | Організація інтерфейсу між пристроями аналогового |18 | |вводу-виводу, кодеками і DSP-процессорами | | |Структурна схема ІВ ADSP-2111 |19 | |Висновок |22 | |Список використаної літератури |23 |.

Цифровим эквалайзер (багатополюсний регулятор тембру) — це набір активних фільтрів з амплітудами, настраиваемыми створення форми передавальної функції низки частотних полос.

Коефіцієнти всіх фільтрів, їхнім виокремленням эквалайзер, зберігаються у пам’яті сигнального процесора і зчитуються при настроюванні процесора на пропускання сигналу через відповідний фильтр.

В одному сигнальному процесорі програмно реалізується весь набір цифрових фільтрів. Вибірки сигналу частково зберігаються у кільцевому буфері процесора і постійно обновляются.

Обчислення проводять у реальному масштабі часу, тому швидкодія процесора має бути соотнесено із частотою дискретизації оброблюваного сигнала.

Завдання до курсової работе.

У курсової роботі необхідно розробити эквалайзер — пристрій, що належить до цифровому опрацюванні сигналів і що застосовується в мікропроцесорної техніці в системах передачі информации.

У курсовому проекті рекомендується використовувати як базового сигнальний процесор сімейства ADSP-21xx фірми ANALOG DEVICES (США), так як процесори цієї фірми є оптимальними за співвідношенням ціна/якість і знаходять широке використання у вітчизняних системах цифровий обробки сигналов.

Кордони діапазонів частот фільтра представлені таблиці 1:

Таблиця 1. |ФНЧ |ПФ1 |ПФ2 |ПФ3 |ПФ4 | |Кордони діапазонів частот фільтрів, кГц |.

n a |81 |-0,88 285 002| | 82|-0,48 185 366| |83 |-0,2 473 726| |84 |0,48 388 594 | |85 |0,103 829 644 | |86 |0,163 175 427 | |87 |0,225 660 716 | |89 |0,356 611 612 | |90 |0,423 214 887 | |91 |0,489 266 451 | |92 |0,553 768 875 | |93 |0,615 731 167 | |94 |0,674 187 436 | |95 |0,728 215 241 | |96 |0,77 695 324 | |97 |0,819 617 762 | |98 |0,855 517 962 | |99 |0,884 069 233 | |100|0,904 804 592 | |101|0,917 383 797 | |102|0,9216 |.

Таким чином, одержимо 2*N+1=103.

Смугової фільтр 1. (ПФ1).

Частоти зрізу фільтра: [pic] кГц, [pic] кГц ;

[pic]рад/с;

[pic]рад/с;

Частота дискретизації fД=13 кГц;

Період дискретизації фільтра визначення порядку даного фильтра:

[pic] мс.

Перехідна функція [pic]:

[pic].

[pic].

[pic].

Рис. 4. Перехідна функція ПФ1.

[pic] [pic] [pic].

Визначимо коефіцієнти фільтра ПФ1:

Таблиця 3.

|n |a |27 |0,50 566 544 | |0 |-0,27 392 762 |28 |0,9 754 081 | |1 |-0,49 172 612 |29 |-0,11 037 791 | |2 |-0,57 498 995 |30 |-0,1 629 017 | |3 |-0,49 981 285 |31 |0,33 889 051 | |4 |-0,31 300 945 |32 |0,77 854 621 | |5 |-0,11 253 529 |33 |0,106 118 285 | |6 |-0,340 822 |34 |0,98 772 242 | |7 |-0,4 862 821 |35 |0,49 903 812 | |8 |-0,23 768 747 |36 |-0,28 191 457 | |9 |-0,48 803 001 |37 |-0,108 781 867 | |10 |-0,68 018 861 |38 |-0,161 509 497 | |11 |-0,71 175 102 |39 |-0,166 035 038 | |12 |-0,54 593 763 |40 |-0,122 644 307 | |13 |-0,23 199 651 |41 |-0,54 716 469 | |14 |0,11 335 417 |42 |-0,1 027 688 | |15 |0,35 666 075 |43 |-9,11331E-05 | |16 |0,40 864 762 |44 |-0,72 393 216 | |17 |0,26 753 627 |45 |-0,207 878 004 | |18 |0,2 377 281 |46 |-0,36 456 585 | |19 |-0,17 802 566 |47 |-0,480 163 419 | |20 |-0,20 450 558 |48 |-0,493 412 799 | |21 |0,250 373 |49 |-0,367 750 032 | |22 |0,39 336 231 |50 |-0,108 340 337 | |23 |0,82 625 786 |51 |0,234 522 697 | |24 |0,112 674 731 |52 |0,57 791 205 | |25 |0,116 628 962 |53 |0,831 063 217 | |26 |0,9 245 668 |54 |0,924 |.

Отже, одержимо 2*27+1=55.

Смуговий фільтр 2. (ПФ2).

Частоти зрізу фільтра: [pic] кГц, [pic] кГц ;

[pic] рад/с;

[pic] рад/с;

Частота дискретизації fД=18 кГц;

Період дискретизації фільтра визначення порядку даного фильтра:

[pic] мс.

Перехідна функція [pic]:

[pic].

[pic].

[pic].

Див. Мал.5. Перехідна функція ПФ2.

[pic] [pic] [pic].

Визначимо коефіцієнти фільтра ПФ2:

Таблиця 4. |12|0,5 692 888|38 |0,376 818|63 |0,47 575 263| |13|0,2 823 747|39 |-0,2 217 120|64 |0,39 797 492| | | | |2 | | | |14|-0,707 413|40 |-0,4 366 771|65 |-0,5 614 679| | |5 | |5 | |3 | |15|0,2 253 171|41 |-0,1 977 277|66 |-0,15 279 228| | | | |2 | |4 | |16|0,28 241 957|42 |0,41 957 097|67 |-0,12 388 535| | | | | | |5 | |17|0,37 692 296|43 |0,79 697 904|68 |0,34 673 544| |18|0,8 942 625|44 |0,47 836 289|69 |0,175 624 872| |19|-0,3 559 797|45 |-0,2 517 668|70 |0,159 227 505| | |3 | |6 | | | |20|-0,5 108 544|46 |-0,6 675 377|71 |0,17 255 804| | |2 | |7 | | | |21|-0,2 221 679|47 |-0,4 417 540|72 |-0,8 582 462| | | | |8 | |7 | |22|0,1 877 206 |48 |0,1 261 156|73 |-0,5 828 349| | | | | | |1 | |23|0,31 228 765|49 |0,12 420 123|74 |0,3 729 665| |24|0,13 463 011|50 |-0,888 554|75 |-0,4 715 643| | | | |7 | |3 | |25|-0,94 748| | |1 |.

Отже, одержимо: 2*N+1=87.

Смуговий фільтр 3. (ПФ3).

Частоти зрізу фільтра: [pic] кГц, [pic] кГц ;

[pic] рад/с;

[pic] рад/с;

Частота дискретизації fД=18 кГц;

Період дискретизації фільтра визначення порядку даного фильтра:

[pic] мс.

Перехідна функція [pic]:

[pic].

[pic].

Див. Мал.6. Перехідна функція ПФ3.

[pic] [pic] [pic].

Визначимо коефіцієнти фільтра ПФ3:

Таблиця 5. |n |a |n |a |n |a | |0 |0,40 797 115|16 |-0,20 022 291|32 |0,33 266| |1 |0,1 220 133|17 |0,55 837 751 |33 |0,260 118| |2 |0,39 978 222|18 |0,98 343 639 |34 |-0,9 252| |3 |0,2 276 506 |19 |-0,121 159 876|35 |-0,25 744| |4 |-0,10 534 877|20 |-0,99 106 166|36 |0,86 745| | |5 | | | | | |5 |-0,1 613 281|21 |0,105 674 587 |37 |0,60 059| | |2 | | | | | |6 |0,99 578 035|22 |0,34 090 375 |38 |0,51 138| |7 |0,120 154|23 |0,765 609 |39 |0,204 207| |8 |-0,1 805 417|24 |0,33 408 102 |40 |-0,26 949| | |6 | | | | | |9 |-0,485 929|25 |-0,15 056 655 |41 |-0,34 219| | |8 | | | | | |10|-0,8 288 445|26 |-0,49 309 806|42 |0,383 098| | |3 | | | | | |11|0,33 032 806|27 |0,20 912 763 |43 |0,239 879| |12|0,12 739 375 |28 |0,19 199 721 |44 |-0,17 655| |13|-0,5 094 636|29 |-0,114 030 202|45 |0,0433 | | |7 | | | | | |14|-0,8 105 254|30 |0,617 104 |46 |-0,43 205| | |1 | | | | | |15|0,2 041 495 |31 |-0,89 953 059|47 |-0,30 865| | | | | |48 |1,286 545| | | | | |49 |0,361 651| | | | | |50 |-2,3 978| | | | | |51 |-0,1583 | | | | | |52 |2,34 |.

Отже, одержимо: 2*N+1=53.

Смуговий фільтр № 4 (ПФ4).

Частоти зрізу фільтра: [pic] кГц, [pic] кГц ;

[pic] рад/с;

[pic] рад/с;

Частота дискретизації fД=18 кГц;

Період дискретизації фільтра визначення порядку даного фильтра:

[pic] мс.

Перехідна функція [pic]:

[pic].

[pic][pic].

Див. Мал.7. Перехідна функція ПФ4.

[pic] [pic] [pic].

Определим коефіцієнти фільтра ПФ4:

Таблиця 6. |n |a |n |a | |0 |-0,39 924 801 |13 |-0,14 859 | |1 |-0,36 859 051 |14 |-0,3 612 | |2 |-0,30 099 957 |15 |0,339 846 | |3 |0,181 767 777 |16 |-0,44 409 | |4 |-0,262 616 392 |17 |0,188 865 | |5 |0,179 398 893 |18 |0,21 898 | |6 |-0,735 706 |19 |-0,34 919 | |7 |-0,74 570 718 |20 |-0,3 768 | |8 |-0,33 569 017 |21 |0,674 093 | |9 |0,236 141 895 |22 |-0,90 173 | |10 |-0,323 321 834 |23 |0,190 798 | |11 |0,185 039 538 |24 |1,350 195 | |12 |0,56 604 813 |25 |-2,93 165 | | | |26 |1,8 |.

Таким чином, одержимо: 2*N+1=27.

Результати визначення порядку фільтрів зручно явити у наступному виде:

Таблиця 7. |Фільтр |Смуга |N Tд, з |N |Максимальна | | |пропускання | | |точка АЧХ | |ФНЧ1 |0−0,54 |0,0042 |93 |4,2 | |ПФ1 |0,54−1 |0,0043 |95 |4,3 | |ПФ2 |1−2,9 |0,0162 |36 |1,6 | |ПФ3 |2,9−7 |0,0009 |20 |0,88 | |ПФ4 |7−11 |0,0006 |13 |0,56 |.

Після обмеження функції та внесення запізнювання можна провести обчислення коефіцієнтів фильтра:

a0=k (0)=a2N; a1=k (Tд)=a2N-1; a2=k (2*Tд)=a2N-2;

… aN=k (N*Tд).

Отримавши масив коефіцієнтів, можна записати АФЧХ фільтра з кінцевим імпульсним откликом.

H (Z)=a0+a1*Z^-1+…+a2N+1*Z^-(2N+1), Z=e^jwt.

H (jw)=a0+a1*e^-jwt+…+a2N+1*e^;

(2N+1)*jwt=a0+a1*Cos (w*Tд)+…+a2N+1*Cos (2N+1)*w*Tдj*(a1*SinwTд+…+a2N+1*Sin (2N+1)wTд).

Запишемо цей вислів на більш зручною для програмування форме:

H (jw)=Re (w)+jJm (w),.

Тоді АЧХ фильтра.

/H (jw)/= Re²(w)+Jm²(w).

[pic].

Див. Мал.8. Загальна схема DSP-системы.

Сигнал, що надходить на аналоговий вхід системи попередньо обмежується за частотою з допомогою противопомехового фільтра нижніх частот. Потім він передається на АЦП. У виділений момент дискретизації конвертер перериває роботу процесора і формує відповідну выборку.

У DSP вхідні дані обробляються по програмному алгоритму. Коли процесор закінчує необхідні обчислення, він посилає результат в ЦАП. ЦАП конвертує вихід DSP в бажану аналогову форму. Вихід конвертора згладжується відновлювало фільтром нижніх частот.

Довільний головний машинний інтерфейс служить для зв’язку DSP з зовнішніми системами, передаючими і приймають дані і сигнали управления.

Організація інтерфейсу між пристроями аналогового вводу-виводу, кодеками і DSP-процессорами.

Більшість додатків цифровий обробки сигналів вимагає наявності одночасно АЦП і ЦАП, то значне поширення отримали універсальні устрою, інтегруючі функції кодека і портів вводу-виводу однією кристалі і забезпечуючі просте підключення до стандартним DSPпроцесорам. Ці устрою називають аналоговими оконечными пристроями (далі за тексту-AFE-Analog Front End) .

Функціональна схема мікросхеми AD73322 показано на рис. 3. Цей прилад є подвійний AFE з цими двома 16-разрядными АЦП і двома 16- розрядними ЦАП із можливістю роботи із частотою дискретизації 64 кГц. ІВ AD73322 розроблена для універсального застосування, включаючи обробку мови і телефонію з допомогою сигнал/шум лише на рівні 77дБ не більше голосової смуги частот.

Канали АЦП і ЦАП мають программируемые коефіцієнти посилення по входу і з діапазонами до 38дБ і 21 дБ відповідно. Вмонтований джерело опорного напруги величиною +2ю7−5.5 У. Його споживана потужність при напрузі харчування +3 У становить 73 мВт.

[pic].

Рис. 9. Функціональна схема мікросхеми ADSP-2189.

Системний інтерфейс DSP.

Системний інтерфейс є, набір програмний і апаратних можливостей управління DSP, сигнали управління містять у собі: — Reset — сигнал скидання, — Синхроимпульсы, — Входи прапорів, — Сигнали запиту прерывания.

Reset — зупиняє виконання інструкцій та здійснює апаратний скидання. Після скидання значення всіх регістрів, ПУ і генератора адреси не определенно.

Синхроимпульсы.

Процесор використовує ТТЛ сумісні імпульси що подаються на вхід CLKIN, чи кварцовий резонатор включається між входами CLKIN і XTAL.

Програмна завантаження процесора може инициализироваться як сигналом RESET, а й програмним шляхом. Процесор містить управляючий регістр і за установці у ньому біта BFORCE і одну инициализируется програмна завантаження. Під час програмної завантаження все переривання маскируются.

DSP має 1 чи кілька входів для зовнішніх переривань IRQ1 і IRQ0, сюди підключаються сигнали запиту переривань, кожен із який має власний рівень приоритета.

FI — вхідний прапор, можна використовувати в умовних командах перехода.

FO — можна використовувати до різних цілей як вихідний управляючий сигнал. Сигнал FO не порушується апаратним скиданням. Решта прапори встановлюються один, при апаратній сбросе.

ADDR — 14 разрядная шина адреса.

DATA — 24 разрядная шина данных.

RW/WR — управління напрямом передачі (читання із зовнішнього пам’яті чи запись).

Сигнали BMS, PMS, DMS дозволяють вибирати одна з 3-х адресних просторів зовнішньої пам’яті доступною процессору.

Процесор має інтерфейс із зовнішнього пам’яттю 3-х видов:

1. Завантажувальна пам’ять, то звідки виробляється заселення програми в процесор. Організована як сторінок, ділиться на 3-х байтные слова (24 розряду). Кожна сторінка має власний завантажувальний адресу, в якому вказано номера станиці, її довжина, і Порядок зчитування слів з страницы.

2. Пам’ять програм. Процесор адресує до 16 Кбайт 24-х розрядних слів пам’яті програм, у тому числі 2 Кбайта на кристалі Процесор записує 14 розрядний. Адреса інструкції на шину PMA, інструкція чи дані передаються в ПУ по 24 розрядної шині PMD. Якщо одночасно виробляється звернення до зовнішньої пам’яті даних, і зовнішньої пам’яті програм, то спочатку зчитується інформації з пам’яті програм. Вибір пам’яті програм здійснюється сигналом PMS, а напрям передачі управляючим сигналом RW/WR. Зовнішня пам’ять програм може отсутствовать.

3. Пам’ять даних. Процесор адресує 16 Кбайт 16 розрядних слів пам’яті даних, пам’ять даних на кристалі має обсяг 1 Кбайт. Дані переносяться по старшим 16 бітам 24 розрядної шини даних. вся пам’ять даних розділена п’ять областей (зовнішня), кожна з цих областей має число циклів очікування, встановлюється програмним шляхом. Завдяки цьому різні області адресного простору можна використовувати пристроями мають різне швидкодія. Використовуючи запит шини BR і сигналу переривання шини BG, процесор може віддавати управління шиною зовнішньому влаштуванню (HOST інтерфейсу). Вхід BR є асинхронним. Зовнішні устрою вимагають шину установкою сигналу BR. Коли це сигнал розпізнано, процесор відповідає установкою сигналу BG наступного циклі, процесор зупиняє свою роботу якщо потрібно і переводить шини адреси — й даних, і навіть сигнали RD/WR, BMS, PMS, DMS в 3-тє стан. Після цього управління шиною передається зовнішньому влаштуванню. Зовнішнє пристрій повертає управління шиною скиданням сигналу BR, процесор відповідає скиданням сигналу BG. Після цього робота процесора відновлюється відтоді де була приостановлена.

На рис. 10 показано система з урахуванням процесора ADSP-2189M, яка використовує повномасштабну модель пам’яті. Вона містить два устрою, працюючі через послідовні інтерфейси, 8-разрядную EPROM, зовнішню оверлейную пам’ять програм, тож даних. Можливість програмної генерації циклів очікування дозволяє легко підключати швидкий процесор до більш повільним периферійним пристроям. Процесор ADSP-2189M також підтримує чотири зовнішніх переривання, сім універсальних сигналів виводу-введення-висновку і двоє послідовних порту. Одне з послідовних портів то, можливо сконфигурирован як джерело двох додаткових сигналів переривання, один універсальний вхід і тільки універсальний сигнал виведення, що дозволить у сумі шість зовнішніх сигналів переривання, дев’ять каналів виводу-введення-висновку загального призначення за збереження одного повнофункціонального послідовного порту. Процесор ADSP-2189M може також працювати у режимі доступу до хостпам’яті (host memory mode), що дозволяє організувати доступ у всій ширині зовнішньої шини даних, але обмежує адресацію одним адресним битому. Додаткові периферійні устрою може бути підключені як host memory mode при використанням зовнішніх апаратних коштів на генерації і фіксації додаткових адресних сигналов.

[pic].

Рис. 10.

Опис АЦП.

У зв’язку з швидким розвитком технології змішаної аналогово-цифровой обробки сигналів устрою з урахуванням DSP з високим рівнем інтеграції, з’являються над ринком нині (наприклад ADSP-21ESP202), мають крім DSP-ядра інтегровані АЦП/ЦАП, що знімає цієї проблеми організації інтерфейсу між окремими компонентами. Дискретні АЦП і ЦАП тепер оснащуються інтерфейсами, спеціально призначеними зв’язки України із DSP, і тих самим мінімізують чи усувають необхідність зовнішньої підтримки інтерфейсу чи застосування интерфейсной логіки. Високопродуктивні сигма-дельта-АЦП і ЦАП нині випускаються щодо одного корпусі (таке комбіновані рішення називається КОДЕК чи КОдер/ДЕКодер), наприклад, AD73311 і AD73322. Дані устрою також розроблені з урахуванням Мінімальних вимог до интерфейсной логіці під час роботи з найпоширенішими DSPпроцесорами. У даний главі розглядаються проблеми, пов’язані з передаванням і синхронізацією даних з організацією різних интерфейсов.

ОРГАНИЗАЦИЯ ПАРАЛЛЕЛЬНОГО ІНТЕРФЕЙСУ З DSP-ПРОЦЕССОРАМИ: ЧИТАННЯ ДАНИХ ИЗ.

АЦП, ПІДКЛЮЧЕНОГО З ВІДОБРАЖЕННЯМ У АДРЕСНЕ ПРОСТІР ПАМЯТИ.

Підключення АЦП чи ЦАП через швидкий паралельний інтерфейс до DSPпроцесору вимагає розуміння специфіки процесів читання даних DSPпроцесором з периферійних пристроїв (АЦП), і навіть записи даних процесором в периферійні устрою (ЦАП) при підключенні даних пристроїв в адресне простір пам’яті. Спочатку ми розглянемо деякі основні вимоги до часових параметрів сигналів, що використовуються читання і запис даних. Слід зазначити, що принципи, представлені тут не прикладі доступу до АЦП і ЦАП, застосовні також за читанні і запис у/із зовнішньої памяти.

Блок-схема типового паралельного інтерфейсу DSP-процессора з зовнішнім АЦП показано на рис 11. Ця діаграма сильно спрощена й показує лише сигнали, використовувані для читання даних із зовнішнього устрою, підключеного в адресне простір пам’яті. Використання окремого задає генератора для АЦП є кращим, оскільки сигнал внутрішнього генератора DSP-процессора може мати високий рівень перешкод і фазовий шум (jitter), що у процесі аналого-цифрового перетворення призведе до підвищення рівня шумів АЦП.

Тактовий імпульс задає генератора на вході «старт перетворення «(convert start) АЦП ініціює процес перетворення вхідних даних (крок N 1). По переднього фронту цього імпульсу внутрішня схема выборки-хранения АЦП переключається з режиму вибірки в режим збереження і в такий спосіб починається процес перетворення. По виконанні перетворення на виході АЦП виставляється строб перетворення виконано (крок N 2). Коли цей сигнал надходить на вхід запиту переривання DSP-процессора (IRQ), починається процес читання даних із АЦП. Далі процесор виставляє на шині адресу периферійного устрою, що ініціював запит на переривання (крок N 3). У той самий саме час процесор переводить в активний стан сигнал доступу до пам’яті (DMS) (крок N 4). Дві внутрішні шини адреси в процесорі ADSP-21XX (шина адреси пам’яті програм, тож шина адреси пам’яті даних) спільно використовують зовнішню шину адреси, а дві внутрішні шини даних (шина даних пам’яті програм, тож шина даних пам’яті даних) спільно використовують одну зовнішню шину даних. Сигнали вибору пам’яті початковій завантаження (BMS), вибору пам’яті даних (DMS), вибору пам’яті програм (PMS) і вибору пам’яті пристроїв виводу-введення-висновку (IOMS) вказують, для який пам’яті в цей час використовуються зовнішні шини. Ці сигнали зазвичай використовуються до розв’язання зовнішньої дешифрации адреси, як показано на рис. 11. Вихідний сигнал дешифратора адреси подається на вхід chip select вибору периферійного устрою (крок N 5).

Сигнал читання пам’яті (memory read, RD) виставляється через проміжок часу tASR після активації сигналу DMS (крок N 6). Щоб повністю використовувати перевагу високу швидкість DSP-процессора, сума часу затримки дешифрации адреси — й часу включення периферійного устрою після подачі сигналу вибору (chip select) має перевищувати час tASR. Сигнал читання пам’яті (memory read, RD) залишається активним (низький логічний рівень) протягом часу tRP. Цей сигнал використовується для переведення гривень у активний стан паралельного виходу даних периферійного устрою (крок N 7). Сигнал RD зазвичай підключається до відповідного висновку периферійного устрою, званому сигналом дозволу виходу чи читання (output enable чи read). Висхідний (задній) фронт сигналу RD використовується для введення даних із шини в DSP-процессор (крок N 8). Після появи вранішнього (заднього) фронту сигналу RD дані на шині мають утримуватися периферійним пристроєм протягом часу tRDH, званого часом утримання даних. Більшість процесорів сімейства ADSP-21XX цей час одно нулю.

Основні вимоги до часових параметрів периферійного устрою показані на рис. 11. Усі значення дано для процесора ADSP-2189M, працюючого на тактовою частоті 75 МГц.

[pic].

Рис 11. Підключення АЦП.

Процесор ADSP-2189M здатний ефективно взаємодіяти з повільними периферійними пристроями з допомогою наявних програмування тривалості стану очікування. Є три спеціальних регістру керувати процесом очікування: для пам’яті початковій завантаження, для пам’яті програм, тож для пам’яті даних, і простору вводу-виводу. Програміст може поставити від 0 до 15 тактів очікування кожному за паралельного інтерфейсу пам’яті. Кожен такт очікування збільшує час доступу до зовнішньої пам’яті на величину, рівну за тривалістю одному такту генератора тактових імпульсів процесора (13.3 нс для процесора ADSP- 2189M, працюючого на тактовою частоті 75 МГц). У означеному прикладі сигнали адресу пам’яті даних, DMS і RD утримуються незмінними протягом додаткового часу, що визначається тривалістю тактів очікування. Мікросхеми AD7854/AD7854L — це 12-разрядные АЦП, хто з частотою отсчетов 100 чи 200 кГц, які мають паралельний інтерфейс. Ці АЦП працюють від однополярного джерела харчування з напругою від +3 У до +5.5 У і споживають порядку 5.5 мВт (AD7854L при харчуванні +3 У). Автоматичне переключення мікросхеми в енергозберігаючий режим після виконання перетворення знижує споживану потужність до 650 мкВт. Функціональна схема AD7854/AD7854L показано на рис. 7.6. ІВ AD7854/AD7854L реалізує технологію перетворення методом послідовного наближення з застосуванням ЦАП з перерозподілом зарядів (ЦАП на переключаемых конденсаторах). Наявність режиму калібрування дозволяє позбутися похибки усунення і похибки коефіцієнта посилення. Ключові тимчасові характеристики паралельного інтерфейсу між AD7854/AD7854L і ADSP-2189M показані на рис. 12. Характеристики процесора ADSP-2189M наведено для тактовою частоти рівної 75 МГц. Дослідження тимчасових співвідношень, наведених на рис 7.7, показує, що з синхронізації роботи два пристрої знадобиться штучне введення п’яти тактів очікування для процесора ADSP-2189M. Це збільшує tRDD до 68.15 нс, що перевищує мінімальне час доступу до АЦП AD7854/AD7854L (t8 = 50 нс мінімум). Тривалість імпульсу читання — tRP за тією ж причини збільшується до 70.15 нс, що дозволяє задовольнити вимогу до тривалості строба читання (t7 = 70 нс мінімум). Якщо периферійне пристрій, включене в адресне простір пам’яті, не має надзвичайно малим часом доступу, то використання режиму очікування необхідно в організацію інтерфейсу з цим пристроєм, чи це АЦП, ЦАП чи зовнішня память.

[pic].

Рис. 12.

Схема інтерфейсу між двома пристроями (АЦП і DSP) показано на рис. 13. Як сигналу закінчення перетворення від AD7854/AD7854L використовується сигнал BUSY. Слід зазначити, що показана конфігурація дозволяє DSP-процессору записувати дані в регістр управління паралельним інтерфейсом AD7854/AD7854L. Це необхідне установки різних опцій в AD7854/AD7854L і виконання процесу калібрування. Однак у звичайному режимі читання даних із AD7854/AD7854L ввозяться відповідність до наведених вище описом. Запис в периферійні устрою, включені в адресне простір пам’яті, у наступних розділах цієї главы.

Паралельні інтерфейси між іншими DSP-процессорами зовнішніми периферійними пристроями може бути побудовано подібним чином, проте щоразу необхідно старанно вивчити тимчасові параметри всіх відповідних сигналів кожному за устрою. Технічна документація більшості АЦП містить достатню інформацію в організацію інтерфейсу з DSP-процессорами.

[pic].

Рис. 13.

Опис ЦАП.

ОРГАНИЗАЦИЯ ПАРАЛЛЕЛЬНОГО ІНТЕРФЕЙСУ З DSP-ПРОЦЕССОРАМИ: ЗАПИС ДАНИХ В.

ЦАП, ПІДКЛЮЧЕНИЙ З ВІДОБРАЖЕННЯМ У АДРЕСНЕ ПРОСТІР ПАМЯТИ.

Схема стандартного інтерфейсу між DSP-процессором і паралельним периферійним пристроєм (наприклад ЦАП) показано на рис. 14.

У багатьох додатків реального часу ЦАП функціонує безупинно із постійною тактовою частотою. Більшість ЦАП, використовуваних тих додатків, здійснює подвійну буферизацію даних. Є вхідний регістр для фіксації даних, вступників через асинхронний інтерфейс з DSP-процессором, і далі регістр (званий регістром зберігання ЦАП), який управляє токовыми ключами ЦАП. Регістр зберігання ЦАП синхронізується зовнішнім стабільним генератором, що ставлять частоту дискретизації. Крім тактирования регістру зберігання ЦАП, даний сигнал застосовується також для генерації сигналу переривання DSP-процессора, який свідчить про готовність ЦАП до прийому нових вхідних данных.

[pic].

Рис. 14.

Отже, процес записи ініціюється периферійним пристроєм через встановлення сигналу запиту переривання DSP-процессора, яке зазначає, що периферійне пристрій готова до прийому нових даних (крок N 1). Далі DSP-процессор виставляє адресу периферійного устрою на адресної шині (крок N 2) і переводить в активний стан сигнал вибору пам’яті DMS (крок N 3). Це спричиняє з того що дешифратор адреси видає сигнал вибору (chip select) на периферійне пристрій (крок N 5). Після що спадає (переднього) фронту сигналу DMS через проміжок часу tASW процесор переводить в активне нульовий стан сигнал записи WR (крок N 4). Тривалість імпульсу WR становить tWP нс. Дані поміщаються на шину даних (D) і утримуються протягом часу tDW, до переходу сигналу WR в неактивне одиничне стан (крок N 6). Висхідний (задній) фронт сигналу WR використовується для фіксації присутніх на шині даних (D) на зовнішній паралельну пам’ять (крок N 7). Дані на шині залишаються достовірними ще перебіг часу tDH після проходження позитивного фронту сигналу WR.

Найвища вимога по часових параметрів під час запису даних в периферійне пристрій показані на рис. 14. Головним параметром тут є тривалість строба записи tWP. Всім периферійних пристроїв, крім найшвидших, доведеться використовувати цикли очікування, т.к. цим пристроям потрібно більше часу для доступу до данным.

Мікросхема AD5340 — це 12-ї розрядний ЦАП, працюючий на частоті дискретизації 100 кГц, має паралельний цифровий інтерфейс. Цей АЦП харчується від однополярного джерела харчування напругою +2.5−5.5 У і розсіює потужність 345 мкВт (при напрузі харчування 3 У). У энергосберегающем режимі споживана потужність приладу знижується до 0.24 мкВт. ЦАП AD5340 має у собі вихідний буферний підсилювач, який здатний формувати вихідний сигнал буде в діапазоні значень від нуля до напруги харчування. У ІВ AD5340 можна задіяти чи відключити вмонтований буфер для джерела опорного напруги. У устрої є вбудована схема формування сигналу скидання включення харчування, гарантує нульовий значення сигналу не вдома ЦАП до того часу, поки ЦАП ні записані коректні дані. Структурна схема ЦАП показано на рис. 15. На вході приладу здійснюється подвійна буферизация даних. Специфікація тимчасових параметрів циклу записи для ADSP-2189M дається для тактовою частоти 75 МГц.

[pic].

Рис. 15.

Дослідження тимчасових характеристик, зображених на рис. 7.14, показує, що з забезпечення сумісності по синхронізації між пристроями знадобиться програмування двох циклів очікування в процесорі ADSP-2189M. Це дозволяє тривалість строба записи (WR) до 30.25 нс, що перевищує мінімально необхідну тривалість строба запис у ЦАП AD5340 (20 нс). Мінімальна час встановлення даних в мікросхемі AD5340, однакову 5 нс, також перекривається під час використання двох циклів очікування. Схема інтерфейсу між двома пристроями показано на рис. 16.

Паралельні інтерфейси коїться з іншими DSP-процессорами може бути організовані таким чином, навіщо необхідно докладний вивчення тимчасових специфікацій всіх відповідних сигналів кожного з взаємодіючих устройств.

[pic].

Рис. 16.

[pic].

Рис. 17. Принципова схема DSP системы.

Алгоритм роботи устрою ADSP-21XX.

{М=2NФНЧ+1+2NПФ1+1+2NПФ2+.

+1+2NПФ3+1+2NПФ4+1}.

{ai, xi — масив, i=1,2.М}.

Програма та графіки АЧХ фильтров.

program k (t); uses crt, graph; label 1,2,3; const f1=1000; const f2=520; const fd=20 000; var A, Re, Mn, Td, w1, w2,w, wt, wtp: real; n, x, y:integer; Road: STRING; f: text; kt: array[0.105] of real; begin clrscr; writeln («File name? »); readln (road); assign (f, Road); rewrite (f); writeln (f, «w », «», «A »); w1:=2*pi*f1; w2:=2*pi*f2; Td:=1/fd; n:=0; w:=0; x:=detect; InitGraph (x, y, «c:tp7tp7bgi »); line (0,479,640,479); line (0,0,0,479); repeat wt:=2*pi*w/20 000; re:=0; mn:=0; n:=0; repeat if n=0 then goto 1 else goto 2; 2: kt[n]: =(sin (w1*n*Td)-sin (w2*n*Td))/(pi*n*Td); goto 3; 1: kt[n]: =(w1-w2)/pi;

3:re:=re+kt[n]*cos (wt*n); mn:=mn+kt[n]*sin (wt*n); if n=0 then mn:=0; n:=n+1; until n>81; A:=sqrt (sqr (re)+sqr (mn)); writeln (f, «», w:5:2, «», A:5:4); x:=trunc (w/46.88); putpixel (x, trunc (-A/41.67+480), 7); if w=620 then begin y:=trunc (-A/41.67+480); repeat line (trunc (w/46.88), y, trunc (w/46.88), y+5); y:=y+20; until y>479; end; if w=1000 then begin y:=trunc (-A/41.67+480); repeat line (trunc (w/46.88), y, trunc (w/46.88), y+5); y:=y+20; until y>479; end; w:=w+1; until w>=20 000; close (f); repeat until keypressed; end.

Вывод.

У курсової роботі успішно розроблений эквалайзер, застосовуваний у мікропроцесорної техніці в системах передачі информации.

Як базового використали як сигнальний процесор сімейства ADSP-21xx фірми ANALOG DEVICES. Процесорам цієї фірми є оптимальними за співвідношенням ціни до якості і в цьому широке використання у сучасних системах цифровий обробки сигналов.

1.Методические вказівки і завдання на курсової проект «Розробка эквалайзера «2. Курс лекцій з дисципліни «МІУСС » ;

———————————- i:=1 to M.

Y=Y+Xi*ai.

висновок Y до порту вывода.

конец.

Кінець вхідних значений.

да нет.

читання з порту вхідного значення зміну b.

i:=1 to M-1.

Xi+1=Xi.

X1=b.

Y=0.

Читання з порту М-1 вхідних коефіцієнтів в масив Xi.

Введення коефіцієнтів фільтрів в масив аi.

розподіл пам’яті для коефіцієнтів аi.

начало.