Пам'ять. 
Тригери

Реферат на тему:

Пам «ять. Тригери.

План.

1. Пам «ять.

2. Засувки (защелки).

3. Тригера.

Пам «ять Пам «ять є необхідним компонентом будь-якого комп «ютера. Без пам «яті не було б комп «ютерів, але крайній мері таких, які є зараз. Пам «ять використовується для зберігання команд, які потрібно виконати, так і даних, ми розглянемо основні компоненти пам «яті, починаючи з рівня вентилів. Ми побачимо, як вони працюють і як з них можна одержати пам"ять великих об"ємів.

Засувки Щоб створити один біт пам «яті, нам потрібна схема, що якимось чином запям"ятовує попередні вхідні значення. Таку схему можна сконструювати з двох вентилів НЕ-АБО, як показано на рис. 7, а. Аналогічні схеми можна побудувати з вентилів НЕ-І. Ми не будемо згадувати ці схеми надалі, оскільки вони, по суті, ідентичні схемам з вентилями НЕ-АБО.

Рис. 7. Засувка НЕ-АБО в стані 0 (а); засувка НЕ-АБО в стані 1 (б);

таблиця істинності для функції НЕ-АБО (в) Схема, зображена на рис. 7, а, називається SR-засувкою. У неї є два входи: S (settіng — установка) і R (resettіng — скидання). У неї також є два комплементарні (додаткові) виходи: Q і Q. На відміну від комбінаційної схеми, вихідні сигнали засувки не визначаються поточними вхідними сигналами.

Щоб побачити, як це здійснюється, припустимо, що S-0 і R-0 (взагалі.

вони рівні 0 більшу частину часу). Щоб привести доказ, припустимо також, що Q-0. так як Q повертається у верхній вентиль НЕ-АБО та обидва входи цього вентиля рівні 0, то його вихід, J, дорівнює 1. Одиниця повертається в нижній вентиль, у якого в підсумку один вхід дорівнює 0, а іншої - 1, а на виході виходить Q-0. Такий хід речей, показано на рис. 7, а.

Припустимо, що Q=l, a R і S усе ще рівні 0. Верхній вентиль має входи 0 і 1 і вихід 1 (тобто 0), що повертається в нижній вентиль. Такий хід речей, показано на рис. 7, б. Положення, коли обидва виходи рівні 0, неможливе, оскільки в цьому випадку обидва вентилі мали б на вході два нулі, що привело б до одиниці на виході. Так само неможливим є щоб обидва виходи були рівні 1, оскільки це привело б до вхідних сигналів 0 і 1, що викликає рзультат на виході 0, а не 1. Висновок: при R=S~0 засувка має два стабільних стани, які ми будемо називати 0 і 1 що залежать від Q.

Розглянемо дію вхідних сигналів на стан засувки. Припустимо, що S приймає значення 1, у той час як Q=0. Тоді вхідні сигнали верхнього вентиля будуть 1 і 0, що приведе до вихідного сигналу Q-0. Ця зміна робить обидва входи в нижній вентиль рівними 0 і, отже, вихідний сигнал рівним 1. Таким чином, встанолене S на значення 1 перемикає стан з 0 на 1. Встановлене значення 1, коли засувка перебуває в стані 0, не викликає змін, оскільки вихід нижнього вентиля НЕ-АБО дорівнює 0 і для входів 10, і для входів 11.

Використовуючи подібну аргументацію, легко побачити, що установка S на значення 1 при стані засувки 1 (тобто при Q-1) не викликає змін, але встановлює R на значення 1 приводить до зміни стану засувки. Таким чином, якщо S приймає значення 1, та буде дорівнює 1 незалежно від попередні стану засувки. Подібним образом перехід R на значення 1 викликає Q-0. Схема «запам «ятовує «, який сигнал був востаннє: S або R. Використовуючи цю властивість, ми можемо конструювати комп «ютерну пам «ять.

Синхронні SR-засувки Часто буває зручно зробити так, щоб засувка міняла стан тільки в деяких випадах. Щоб досягти цієї мети, змінимо основну схему та одержим синхронну SR-засувку (рис. 8).

Рис. 8 Синхронна SR-эащелка Ця схема має додатковий синхронізуючий вхід, що звичайно дорівнює 0. Якщо цей вхід дорівнює 0, то обидва виходи вентилів І рівні 0 незалежно від S і R, і засувка не міняє стан. Коли значення синхронізуючого входу дорівнює 1, дія вентилів І зникає й стан засувки стає залежним від S і R. Для позначення того факту, що синхронізуючий вхід дорівнює 1 (тобто стан схеми залежить від значень S і R), часто використається термін стробувати.

До цього ми не зважали, що відбувається, якщо S-R-1. Коли R, і S зрештою повертаються до 0, схема стає недетерминованою. Можливим є положення при S=R=1 — це Q=Q=0, але як тільки обидва входи повертаються до 0, засувка повинна перейти в один із двох стабільних станів. Якщо один із входів приймає значення 0 раніше, ніж інший, то дані що залишились в стані 1 «перемагають », тому що коли один із входів дорівнює 1, він управляє станом засувки. Якщо обидва входи переходять до 0 одночасно (що малоймовірно), засувка переходить в один зі своїх станів навмання.

Синхронні D-засувки Щоб дозволити невизначеність SR-засувки (невизначеність виникає у випадку, якщо S=R= 1), потрібно запобігти появі подібної невизначеності. На рис. 8 зображена схема засувки тільки з одним входом D. Тому що вхідний сигнал у нижній вентиль І завжди є зворотним кодом вхідного сигналу у верхній вентиль І, ситуація, коли обидва входи рівні 1, ніколи не виникає.

Коли D-1 і синхронізуючий вхід дорівнює 1, засувка переходить у стан Q-1. Коли D-0 та синхронізуючий вхід дорівнює 1, засувка переходить у стан Q=0. Іншими словами, коли синхронізуючий вхід дорівнює 1, поточне значення D відбирається й зберігається в засувці. Така схема, називається синхронною D-засувкою, являє собою пам «ять обсягом 1 біт. Значення, що було збережено, завжди є достпним на виході Q. Щоб завантажити в память поточне значення D, потрібно пропустити позитивний імпульс по лінії синхронізуюсого сигналу.

Рис. 8. Синхронна D-засувка Така схема вимагає наявності І транзисторів. Більше складні схеми можуть зберігати 1 біт, маючи всього 6 транзисторів. На практиці звичайно використаються останні.

Тригери.

Багато схем вибирають значення на певній лінії в певний момент часу та запам «ятовують його. У такій схемі, що називається тригером, перехід стану відбувається не тоді, коли синхронізуючий сигнал дорівнює 1, а під час переходу синхронізуючого сигналу з 0 на 1 (наростаючий фронт), або з 1 на 0 (задній фронт). Отже, довжина синхронізуючого імпульсу не має значення, оскільки переходи відбуваються швидко.

Підкреслимо ще раз розходження між тригером і засувкою. Тригер запускаєся фронтом сигналу, а засувка запускається рівнем сигналу. Існує кілька підходів до розробки тригерів. Наприклад, якби існував спосіб генерування дуже короткого імпульсу на наростаючому фронті синхронізуючого сигналу, цей імпульс можна було б подавати в D-засувкою. У дійсності такий спосіб існує. Відповідна схема показана на рис. 9, а.

Рис. 9. Генератор імпульсу (а); тимчасова діаграма для чотирьох крапок на схемі (б) На перший погляд може здатися, що вихід вентиля І завжди буде нульовим, оскільки функція І від будь-якого сигналу з його інверсією дає 0.

При проходженні сигналу через інвертор відбувається невелика, але все-таки не нульова затримка. Дана схема працює саме завдяки цій затримці. Вимірюємо напругу в чотирьох крапках а, в, с и d. Вхідний сигнал у крапці а являє собою довгий синхронізуючий імпульс (нижній графік на рис. 9, б).

Сигнал у крапці b показаний над ним. Відзначимо, що цей сигнал інвертований і подається з деякої затримкою. Час затримки залежить від типу інвертора й звичайно становить кілька наносекунд. Сигнал у крапці с теж подається із затримкою, але ця затримка обумовлена лише часом проходження сигналу (зі швидкістю світла). Якщо фізична відстань між, а й с, наприклад, 20 мікрон, тоді затримка на поширення сигналу становить 0,0001нс. Таким чином, сигнал у точці с сигналу в точці а.

Коли вхідні сигнали b і с піддаються операції І, у результаті одержується короткий імпульс, довжина якого (D) дорівнює вентильній затримці інвертора. Вихідний сигнал вентиля І - даний імпульс, зсунутий через затримку вентиля І (див. верхній графік на рис. 9, б). Це часове зрушення означає, що D-засувка активізується з певною затримкою після наростаючого фронту синхронізуючого імпульсу, який ніяк не впливає на довжину імпульсу. В пам «яті з часом циклу в 50нс ,імпульс в 5нс (який повідомляє, коли потрібно вибирати лінію D) досить короткий, і в цьому випадку повна схема може бути такою, яка зображена на рис. 10. Варто згадати, що така схема тригера проста для розуміння, але на практиці звично використаються більш складні тригери.

Рис. 10. D-тригер Стандартні зображення засувок і тригерів показані на рис. 11. На рис. 11, а, зображена засувка, стан якої завантажується тоді, коли синхронізуючий сигнал СК (від слова clock) дорівнює 1, на протилежність засувці, зображеної.

на рис. 11, б, у якої синхронізуючий сигнал звичайно дорівнює 1, але переходить на 0, щоб завантажити стан з D. На рис. 11, в та г зображені тригери. Те, що це тригери, а не засувки, показано за допомогою куточка при синхронізуючому вході. Тригер на рис. 11, в змінює стан на зростаючому фронті синхронізуючого імпульсу (перехід від 0 до 1), тоді як тригер на рис. 11, г змінює стан на задньому фронті (перехід від 0 до 1). Багато засувкок та тригерів також мають вихід Q, а в деяких є два доповнюючих входи: Set (установка) або Preset (попередня установка) і Reset (скидання) або Clear (очищення). Перший вхід (Set або Preset) установлює Q-1, а другий (Reset wm Clear) — Q-0.

Рис. 11. D-эащелки й D-тригери.