Регістри. 
Органзація памяті

Реферат на тему:

Регістри. Органзація памяті.

План.

1. Регістри.

2. Органзація памяті.

Регістри.

Існують різні конфігурації тригерів. На рис 12, а зображена схема, що містить два незалежних D-тригери із сигналами попередньої установки й очищення. Хоча ці два тригери перебувають на одній мікросхемі з 14 висновками, вони не зв «язані між собою. Зовсім по-іншому влаштований восьмирозрядний тригер, зображений на рис. 12, б. Тут, на відміну від попередньої схеми, у восьми тригерів немає виходу Q та лінії попередньої установки всіх синхронізуючих ліній зв «язані разом і управляються виводом 11. Ці тригери того ж типу, що на рис. 12, а, але входи, що інвертують, анулюються інвертором, пов «язаним з виводом 11, тому тригери запускаються при переході від 0 до 1. Всі вісім сигналів очищення об «єднані, тому коли вихід 1 переходить у стан 0, всі тригери також переходять у стан 0.

Якщо не зрозуміло, чому вихід 11 інвертується на вході, а потім інвертується знову при кожному сигналі СК, тому, що: вхідний сигнал не має достатньої потужності, щоб запустити всі вісім тригерів; вхідний інвертор насправді використається як підсилювач.

Одна із причин об «єднання ліній синхронізації та ліній очищення в мікросхемі на рис. 12, б — економія виходів. З іншого боку, мікросхема даної.

конфігурації трохи відрізняється від восьми незв «язаних тригерів. Ця мікросхема використається в якості одного 8-розрядного регістра. Дві такі мікросхеми можуть працювати паралельно, образуя 16-розрядний регістр.

Організація пам «яті.

Хоча ми й зробили перехід від простої пам «яті в 1 біт (див. рис.8) до 8-розрядної пам «яті (див. рис, 12, б), щоб побудувати пам «ять великого обєму, потрібен інший спосіб організації, при якому можна звертатися до окремих слів.

Приклад організації пам «яті, що задовольняє цьому критерію, показаний на рис. 13. Ця пам «ять містить чотири 3-бітних слова. Кожна операція считує або записує ціле 3-бітне слово. Хоча загальний обсяг пам «яті (12 битов) ненабагато більше, ніж 8-розрядного тригера, така пам «ять вимагає меншего кількості виходів, і, що особливо важливо, подібна організація застосовна при побудові пам «яті великого обсягу.

Рис. 12. Два D-тригери (э); восьмиразрядный тригер (б) Хоча структура пам «яті, зображена на рис. 13, може на перший погляд здаватися складною, насправді вона дуже проста завдяки своїй регулярній структурі. Вона містить 8 вхідних ліній (3 входи для даних — І1, І2, І3; 2 входи для адрес — Ао та А1, вхід для керування — CS (Chіp Select — вибір елемента пам «яті), RD (для розходження між зчитуванням і записом) і ОЕ (Output Enable — дозвіл видачі вихідних сигналів)) і 3 вихідні лінії для даних — Оо, О1 і О3. Таку пам «ять у принципі можна помістити в корпус із 14 висновками, а 8-розрядний тригер вимагає наявності 20 висновків.

Рис. 13. Логічна блок-схема для пам «яті 4×3. Кожний ряд представляє одне з 3-бітних слів. При операції зчитування й запису завжди зчитується або записується ціле слово Щоб вибрати мікросхему пам «яті, зовнішня логіка повинна встановити CS на 1, а також установити RD на 1 для читання й на 0 для запису. Дві адресні лінії повинні вказувати, яке із чотирьох 3-бітних слів потрібно зчитувати або записувати. При операції зчитування вхідні лінії для даних не використаються. Вибирається слово й міститься на вихідні лінії для даних. При операції запису біти, що перебувають на вхідних лініях для даних, завантажуються в обране слово пам «яті; вихідні лінії при цьому не використаються. Розглянемо як працює пам «ять, зображена на рис. 13.

Чотири вентилі І для вибору слів у лівій частині схеми формують декодер. Вхідні інвертори розташовані так, що кожний вентиль запускається певною адресою. Кожний вентиль пускає в хід лінію вибору слів (для слів 0,1, 2 і 3). Коли мікросхема повинна робити запис, вертикальна лінія CS та RD одержує значення 1, запускаючи один з 4 вентилів запису. Вибір вентиля залежить від того, яка саме лінія вибору слів дорівнює 1. Вихідний сигнал вентиля запису пускає в хід всі сигнали СК для обраного слова, завантажуючи вхідні дані в тригери для цього слова. Запис виробляється тільки в тому випадку, якщо CS дорівнює 1, a RD дорівнює 0, при цьому записується тільки слово, обране адресами Ао й A1; інші слова не міняються.

Процес зчитування подібний із процесом запису. Декодування адреси проходить точно так само, як і при записі. Але в цьому випадку CS та RD лінія приймає значення 0, тому всі вентилі запису блокуються й жоден із тригерів не міняється. Замість цього лінія вибору слів запускає вентилі І, пов «язані з бітами Q обраного слова. Таким чином, обране слово передає свої дані в четорьохвхідні вентилі АБО, розташовані в нижній частині схеми, а решту три слова видають 0. Отже, вихід вентилів АБО ідентичний значенню, збереженому в даному слові. Інші три слова ніяк не впливають на вихідні дані.

Є можливим розробити схему, у якій три вентилі АБО з «єднувалися б із трьома лініями висновку даних, але це викликало б деякі проблеми. Ми розглянемо лінії введення даних і лінії виходу даних як різні лінії. На практиці ж використаються ті самі лінії. Зв «язажемо вентилі АБО з лініями виход даних, тоді мікросхема намагалася б виводити дані (тобто задавати кожній лінії певну величину) навіть у процесі запису, заважаючи нормальному уведенню даних. Із цієї причини бажано якимось чином зєднати вентилі АБО з лініями висновку даних при зчитуванні й повністю роз «єднувати їх при записі. Усе, що нам потрібно, — електронний перемикач, що може встановлювати й вимикати зв «язок за кілька наносекунд. Такі перемикачі існують. На рис. 14, а, показано зображення так званого буферного елемента без інверсії.

Він містить вхід для даних, вихід для даних і вхід керування. Коли вхід керування дорівнює 1, буферний елемент працює як проведення (див.рис 14, б). Коли вхід управління дорівнює 0, буферний елемент працює як розімкнутий ланцюг (см. рис. 14, в). З «єднання може бути відновлене за кілька наносекунд, якщо зробити сигнал керування рівним 1. На рис. 14, г показаний буферний елемент із інверсією, що діє як звичайний інвертор, коли сигнал упрвління дорівнює 1, відокремлює вихід від решти частини схеми, та коли сигнал керування дорівнює 0. Обоє буферних елементів являють собою пристрій з трьома станами, оскільки вони можуть видавати 0,1 або взагалі не видавати сигналу (у випадку з розімкнутим ланцюгом).

Буферні елементи, крім того, підсилюють сигнали.

Рис. 14. Буферний елемент без інверсії (а); дія буферного елемента без інверсії,.

коли сигнал керування дорівнює 1 (б); дія буферного елемента без інверсії, коли сигнал керування дорівнює 0 (в); буферний елемент із інверсією (г) Зараз уже повинне бути зрозуміло, для чого потрібні три буферні елементи без інверсії на лініях висновку даних. Коли CS, RD і ОЕ всі рівні 1, то сигнал дозволу видачі вихідних даних також дорівнює 1, у результаті чого запускаються буферні елементи й слово міститься на вихідні лінії. Коли один з сигналів CS, RD і ОЕ дорівнює 0, виходи від «єднуються від іншої частини схеми.