Комп'ютери SPARC-архітектури

Політехнічний колледж.

Комп’ютери SPARCархитектуры.

Выполнил, проверил Студент грн. 2 033п Викладач інформатики Холопів П. С.

Великий Новгород 2001.

Содердержание.

1.Особенности процесорів з архітектурою SPARC компанії Sun Microsystems.

2.SuperSPARC.

3.HyperSPARC.

4.MicroSPARC-II.

Особливості процесорів з архітектурою SPARC.

компанії Sun Microsystems.

Масштабируемая процесорна архітектура компанії Sun Microsystems (SPARC — Scalable Processor Architecture) є найширше поширеної RISCархітектурою, що відбиває домінують компанії над ринком UNIX-рабочих станцій та серверів. Процесорам з архітектурою SPARC ліцензованими і виготовляються по специфікаціям Sun кількома виробниками, серед які слід відзначити компанії Texas Instruments, Fujitsu, LSI Logic, Bipolar International Technology, Philips і Cypress Semiconductor. Ці компанії Здійснюють поставки процесорів SPARC як самої Sun Microsystems, а й іншим відомим виробникам обчислювальних систем, наприклад, Solbourne, Toshiba, Matsushita, Tatting і Cray Research. В 1990 року Sun передала повне право на архітектуру SPARC організації SPARC International, що у час містить понад 250 членів. Основними завданнями цієї організації є ліцензування технології SPARC для реалізації, керівництва та перевірки сумісності до стандартів SPARC. Саме таке стратегія ліцензування дозволила процесорам з архітектурою SPARC зайняти лідируючі позиції над ринком RISC-кристаллов. Спочатку архітектура SPARC розробили із метою спрощення реалізації 32-битового процесора. Згодом принаймні поліпшення технології виготовлення інтегральних схем вона поступово розвивалося й у час є 64-битовая версія цієї архітектури. На відміну більшості RISC архітектур SPARC використовує реєстрові вікна, що забезпечують зручний механізму передачі параметрів між програмами і повернення результатів. Архітектура SPARC була найпершою комерційної розробкою, реалізує механізми відкладених переходів і анулювання команд. Це давало компілятору велику свободу заповнення часу, виконання команд переходу командою, яка виконується у разі виконання умов переходу і ігнорується у разі, якщо умова переходу не виконується. Перший процесор SPARC виготовили компанією Fujitsu з урахуванням вентильной матриці, яка працює частоті 16.67 МГц. За підсумками цього процесора розробили перша робоча станція Sun-4 з продуктивністю 10 MIPS, оголошена восени 1987 року. У тому 1988 року Fujitsu збільшила, тактову частоту до 25 МГц створивши процесор з продуктивністю 15 MIPS. Пізніше компанія Sun вміло використовувала конкуренцію серед компанійпостачальників інтегральних схем, обираючи найвдаліші розробки для реалізації своїх виробів SPARCstation 1, SPARCstation 1+, SPARCstation IPC, SPARCstation ELC, SPARCstation IPX, SPARCstation 2 і серверів серій 4XX і 6XX. Така частота процесорів SPARC підвищили до 40 МГц, а продуктивність — до 28 MIPS.

Super SPARC. Подальше підвищення продуктивності процесорів з архітектурою SPARC було досягнуто рахунок реалізації в кристалах принципів суперскалярной обробки компаніями Texas Instruments і Cypress. Процесор Super SPARC компанії Texas Instruments стала основою серії робочих станцій та серверів SPARCstation/SPARC server 10 і SPARCstation/SPARC server 20. Є кілька цього процесора, що дозволяє залежно від суміші команд обробляти до трьох команд за машинний такт, відмінних тактовою частотою. Процесор SuperSPARC має збалансовану продуктивність на операціях з фіксованою і плаваючою точкою. Вона має внутрішній кеш ёмкостью 36 Кб (20 Кб — кеш команд і 16 Кб кеш даних), роздільні конвеєри целочисленной і речовинної арифметики і за тактовою частоті 75 МГц забезпечує продуктивність близько 205 MIPS. Процесоор SuperSPARC застосовується й у серверах SPARCserver 1000 і SPARCcenter 2000 компанії Sun. Конструктивно кристал монтується на взаємозамінних процессорных модулях трьох типів, відмінних наявністю і обсягом кеш-пам'яті другого рівня життя та тактовою частотою. Модуль M-bus SuperSPARC, вживаний у моделі 50 містить 50-МГц SuperSPARC процесор з внутрішнім кэшем ёмкостью 36 Кб. Модулі M-bus SuperSPARC в моделях 51, 61 і 71 містять за одним SuperSPARC процесору. Що Працює на частоті 50, 60 і 75 МГц відповідно, одному кристалу кешконтроллёра (так званому SuperCache), і навіть зовнішній кеш ёмкостью 1 МБ. Модулі M-bus в моделях 502, 612, 712 і 514 містять два SuperSPARC процесора і двоє кэш-контроллёра кожен, що три моделі й поодинці 1 МБ зовнішньому кэшу за кожен процесор. Використання кеш-пам'яті дозволяє модулями CPU працювати з тактовою частотою, відмінній від тактовою частоти материнської плати; користувачі всіх моделей, тому можуть поліпшити продуктивність своїх систем заміною існуючих модулів CPU замість здобуття права виробник upgrade всієї материнської плати. Компанія Texas Instruments розробила також 50 МГц процесор MicroSPARC з вбудованим кэшем ёмкостью 6 Кб, який раніше широко використовувався у дешевих моделях робочих станцій SPARCclassic і SPARCstation LX, а час застосовується лише X-терминалах. Sun спільно Fujitsu створили також нова версія кристала MicroSPARC II з вбудованим кэшем ёмкостью 24 Кб. На його основі побудовано робочі станції і сервери SPARCstation/SPARC server 4 і SPARCstation/SPARC server 5, працівники частоті 70, 85 і 110 МГц. Хоча архітектура SPARC залишається домінуючою над ринком процесорів RISC, особливо у секторі робочих станцій, підвищення тактовою частоти процесорів в 1992;1994 роках відбувалося повільнішими темпами проти підвищенням тактовою частоти конкуруючих архітектур процесорів. Щоб ліквідувати це відставання, соціальній та у відповідь поява над ринком 64- бітових процесорів компанія Sun розробила і проводить у життя п’ятирічну програму модернізації. У соответствиис цієї програмою Sun планувала довести тактову частоту процесорів MicroSPARC до 100 МГц 1994 року (процесор MicroSPARC II з тактовою частотою 70, 85 і 110 МГц вже використовують у робочих станціях і серверах SPARCstation 5) і по 125 МГц (процесор MicroSPARC III) до кінця 1995 года. Наприкінці 1994 — початку 1995 року в ринку з’явилися мікропроцесори hyperSPARC і однопроцессорные і двухпроцессорные робочі станції з тактовою частотою процесора 100 і 125 МГц. На середину 1995 року тактова частота процесорів SuperSPARC повинна бути доведено до 90 МГц (60 і 75 МГц версії цього процесора на цей час застосовують у робочих станціях і серверах SPARCstation 20, SPARCserver 1000 і SPARCcenter 2000 компанії Sun і 64- процессорном сервері компанії Cray Research). У другій половині 1995 року повинні з’явиться 64-битовые процесори UltraSPARC I з тактовою частотою від 167 МГц, наприкінці 1995 — початку 1996 года — процесори UltraSPARC II з тактовою частотою від 200 до 275 МГц, а 1997/1998 роках — проссоры UltraSPARC III счастотой 500 МГц.

HyperSPARC. HyperSPARC одним із головних завдань, що стояли перед розробниками мікропроцесора ARC, було підвищення продуктивності, особливо в виконанні операцій із плаваючою точкою. Тому особливу увагу розробників приділялася створенню і збалансованих шестиступенчатых конвеєрів целочисленной арифметики і плаваючою точки. Логічні схеми цих конвеєрів старанно розроблялися, кількість логічних рівнів вентилів між сходами вирівнювалося, щоб спростити питання подальшого підвищення тактовою частоти. Продуктивність процесорів hyperSPARC не може змінюватися незалежно від швидкості роботи зовнішньої шини (M-Bus). Набір кристалів hyperSPARC забезпечує як синхронні, так і асинхронні операції з допомогою спеціальної логіки кристала RT625. Відділення внутрішньої шини процесора від зовнішньої шини дозволяє збільшувати тактову частоту процесора незалежно від частоти роботи підсистем пам’яті і ввода/вывода. Це забезпечує більш життєвий тривалий цикл, оскільки перехід більш продуктивні модулі hyperSPARC не вимагає переробки всієї системи. Процесорний набір hyperSPARC з тактовою частотою 100 МГц побудований на основі технологічного процесу КМОП із трьома рівнями металізації і проектними нормами 0.5 мікрон. Внутрішня логіка працює із напругою харчування 3.3 В. Процесор hyperSPARC реалізований у вигляді многокристальной мікроскладення, в склад якої входить суперскалярная конвеєрна частина, й тісно що з ній кеш-пам'ять другого рівня. У набір кристалів входять RT620 (CPU) — центральний процесор, RT625 (CMTU) — контролер кеш-пам'яті, пристрій управління пам’яттю і пристрій тегов і чотири RT627 (CDU) кеш-пам'ять даних для реалізації кеш-пам'яті другого рівня ємністю 256 Кбайт. RT625 забезпечує також інтерфейс з M-Bus. Центральний процесор RT620 складається з целочисленного устрою, устрою з плаваючою точкою, устрою загрузки/записи, устрою переходів і двухканальной множественно-ассоциативной пам’яті команд ємністю 8 Кбайт. Целочисленное пристрій включає АЛУ окрема тракт даних для операцій загрузки/записи, які представляють дві з чотирьох виконавчих пристроїв процесора. Пристрій переходів обробляє команди передачі управління, а пристрій плаваючою точки, реально полягає з цих двох незалежних конвеєрів — складання і множення чисел з плаваючою точкою. Для збільшення пропускну здатність процесора команди плаваючою точки, проходячи через целочисленный конвеєр, вступають у чергу, де їх очікують запуску у одному з конвеєрів плаваючою точки. У кожному такті вибираються дві команди. У випадку, до того часу, доки ці дві команди вимагають для свого виконання різних виконавчих пристроїв при відсутності залежностей за даними, можуть запускатися одночасно. RT620 містить два регістрових файла: 136 цілочислових регістрів, сконфигурированных як восьми регістрових вікон, і 32 окремих регістру плаваючою точки, розміщених у устрої плаваючою точки. Кеш-пам'ять другого рівня процесорі hyperSPARC будується з урахуванням RT625 CMTU, що є комбінований кристал, до складу якого контролер кеш-пам'яті і пристрій управління пам’яттю, яке підтримує поділювану зовнішню пам’ять і симметричную многопроцессорную обробку. Контролер кеш-пам'яті підтримує кеш ємністю 256 Кбайт, що з чотирьох RT627 CDU. Кеш-пам'ять прямо відображення і 4К тегов. Теги в кеш-пам'яті містять фізичні адреси, тому логічні схеми для дотримання когерентності кеш-пам'яті в многопроцессорной системі, наявні в RT625, можуть швидко визначити влучення чи промахи під час перегляду зі боку зовнішньої шини без припинення інтерпретацій кеш-пам'яті із боку центрального процесора. Підтримується як режим наскрізний записи, і режим зворотного копіювання. Пристрій управління пам’яттю містить у собі повністю асоціативну кеш-пам'ять перетворення віртуальних адрес в фізичні (TLB), що складається з 64 рядків, що підтримує 4096 контекстів. RT625 містить буфер читання ємністю 32 байта, використовуваний для завантаження, і буфер записи ємністю 64 байта, використовуваний для розвантаження кеш-пам'яті другого рівня. Розмір рядки кеш-пам'яті становить 32 байта. З іншого боку, в RT625 є логічні схеми синхронізації, що забезпечують інтерфейс між внутрішньої шиною процесора і SPARC MBus і під час асинхронних операцій. RT627 є статичну пам’ять 16К, спеціально розроблену задоволення вимог hyperSPARC. Її організовано як четырехканальная статична пам’ять як чотирьох масивів з логікою побайтной запису і вхідними і вихідними регистрами-защелками. RT627 для ЦП є кэш-памятью із нульовим станом очікування без втрат (тобто. призупинень) на конвейеризацию всім операцій завантаження і запис, які входять у кеш-пам'ять. RT627 розробили спеціально для процесора hyperSPARC, в такий спосіб, для з'єднання з RT620 і RT625 не потрібні ніякі додаткові схеми. Набір кристалів дозволяє вживати переваги тісному зв’язку процесора з кэш-памятью. Конструкція RT620 допускає втрату одного такту в разі промаху в кеш-пам'яті першого рівня. Для доступу до кеш-пам'яті другого рівня RT620 відведена спеціальна щабель конвеєра. Якщо відбувається промах в кеш-пам'яті першого рівня, а кеш-пам'яті другого рівня має місце потрапляння, то центральний процесор не зупиняється. Команди завантаження і запис одночасно генерують два звернення: одне до кешпам’яті команд першого рівня ємністю 8 Кбайт й те до кеш-пам'яті другого рівня. Якщо адресу команди знайдений за кеш-пам'яті першого рівня, то звернення до кеш-пам'яті другого рівня скасовується і команди стає досяжною на стадії декодування конвеєра. Якщо ж у внутрішній кеш-пам'яті стався промах, а кеш-пам'яті другого рівня виявлено потрапляння, то команда стане доступною із утратою одного такту, який умонтовано в конвеєр. Така можливість дозволяє конвеєра продовжувати безперервну роботу до того часу, ще мають місце влучення в кеш-пам'ять або першого, або на друге рівня, що є 90% і 98% відповідно для типових прикладних завдань робочої станції. З метою досягнення архітектурного балансу і за спрощення обробки виняткових ситуацій целочисленный конвеєр і конвеєр плаваючою точки мають по п’ять стадій операцій. Така конструкція дозволяє RT620 забезпечити максимальну пропускну спроможність, не досяжну у протилежному случае.

MicroSPARC-II. Ефективна з погляду вартості конструкція неспроможна покладатися лише з збільшення тактовою частоти. Економічні міркування змушують приймати рішення, основою якого є масова технологія. Системи MicroSPARC забезпечують високу продуктивність при помірної тактовою частоті шляхом оптимізації середнього кількості команд, виконуваних за такт. Це виводить питання управління конвеєром і ієрархією пам’яті. Середнє час звернення до пам’яті має скорочуватися, або має зростати середня кількість команд, видавали до виконання у кожному такті, збільшуючи продуктивність з урахуванням компромісів в конструкції процесора. MicroSPARC-II одна із порівняно недавно що з’явилися процесорів сімейства SPARC. Основне призначення — однопроцессорные низко-стоимостные системи. Він є высокоинтегрированную мікросхему, що містить целочисленное, пристрій управління пам’яттю, пристрій плаваючою точки, роздільне кеш-пам'ять команд та об'єктивності даних, контролер управління мікросхемами динамічної пам’яті і контролер шини SBus. Основними властивостями целочисленного устрою microSPARC-II є: пятиступенчатый конвеєр команд; попередня обробка команд переходів; підтримка потокового режиму роботи кеш-пам'яті команд та об'єктивності даних; регистровый файл ємністю 136 регістрів (8 регістрових вікон); інтерфейс з побудовою плаваючою точки; попередня вибірка команд з чергою чотирма команди. Целочисленное пристрій використовує пятиступенчатый конвеєр команд з одночасним запуском до двох команд. Пристрій плаваючою точки забезпечує виконання операцій на відповідності зі стандартом IEEE 754. Пристрій управління пам’яттю виконує чотири основних функції. По-перше, воно забезпечує формування та перетворення віртуального адреси в фізичний. Ця функція реалізується з допомогою асоціативного буфера TLB. З іншого боку, пристрій управління пам’яттю реалізує механізми захисту пам’яті. І, нарешті, вона виконує арбітраж інтерпретацій пам’яті із боку ввода/вывода, кешу даних, кешу команд і TLB. Процесор microSPARC II має 64-битовую шину даних для зв’язки Польщі з пам’яттю і підтримує оперативну пам’ять ємністю до 256 Мбайт. У процесорі інтегрований контролер шини SBus, який би ефективну з місця зору вартості реалізацію ввода/вывода.